JPH0352688B2 - - Google Patents
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- JPH0352688B2 JPH0352688B2 JP58163148A JP16314883A JPH0352688B2 JP H0352688 B2 JPH0352688 B2 JP H0352688B2 JP 58163148 A JP58163148 A JP 58163148A JP 16314883 A JP16314883 A JP 16314883A JP H0352688 B2 JPH0352688 B2 JP H0352688B2
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- JP
- Japan
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- circuit
- output
- input
- circuits
- flip
- Prior art date
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は、バイポーラトランジスタにより構
成されるフリツプフロツプ回路に関し、特にノン
シユレツシヨールドロジツク回路を基本回路とし
てマスタスライス法により形成されるフリツプフ
ロツプ回路に関する。
成されるフリツプフロツプ回路に関し、特にノン
シユレツシヨールドロジツク回路を基本回路とし
てマスタスライス法により形成されるフリツプフ
ロツプ回路に関する。
マスタスライス法により形成される論理LSI
（以下マスタスライスLSIと称する）を構成する
基本回路として、例えば第１図に示すようなエミ
ツタカツプルドロジツク回路（以下ECL回路と
称する）や、第２図に示すようなノンシユレツシ
ヨールドロジツク回路（以下NTL回路と称する）
がある。
（以下マスタスライスLSIと称する）を構成する
基本回路として、例えば第１図に示すようなエミ
ツタカツプルドロジツク回路（以下ECL回路と
称する）や、第２図に示すようなノンシユレツシ
ヨールドロジツク回路（以下NTL回路と称する）
がある。
ECL回路は、出力としてOR出力とNOR出力を
取り出すことができる。一方、NTL回路はしき
い値電圧を有しないため、ECL回路に比べて動
作速度は速いという利点がある。しかし従来の
NTL回路は、第２図に示すように、一出力
（NOR）のみであつたため、Ｅ、CL回路に比べ
て機能が少ないという不都合があつた。
取り出すことができる。一方、NTL回路はしき
い値電圧を有しないため、ECL回路に比べて動
作速度は速いという利点がある。しかし従来の
NTL回路は、第２図に示すように、一出力
（NOR）のみであつたため、Ｅ、CL回路に比べ
て機能が少ないという不都合があつた。
これに応じて、NTL回路により構成されるフ
リツプフロツプ回路は、回路段数が多くなり、動
作速度が速いというNTL回路の特徴を充分に生
かすことができないでいた。
リツプフロツプ回路は、回路段数が多くなり、動
作速度が速いというNTL回路の特徴を充分に生
かすことができないでいた。
そこで、この発明は、回路段数が少なく、高速
動作が可能とされたNTL回路使用のフリツプフ
ロツプ回路を提供することを目的とする。
動作が可能とされたNTL回路使用のフリツプフ
ロツプ回路を提供することを目的とする。
以下図面に基づいてこの発明を説明する。
第３図は本発明の理解を容易にするための、
NTL回路からなる３入力２出力のNOR回路を示
す。
NTL回路からなる３入力２出力のNOR回路を示
す。
並列に設けられた３個の入力トランジスタ
Tr1，Tr2，Tr3のコレクタおよびエミツタは、そ
れぞれ互いに接続されており、入力トランジスタ
Tr1〜Tr3のコレクタと回路の接地点（GND）と
の間には抵抗R1が接続されている。また、入力
トランジスタTr1〜Tr3のエミツタと電源電圧VEE
との間には抵抗R2が接続されている。上記入力
トランジスタTr1〜Tr3と抵抗R1，R2とによつて
入力段が構成される。NTL回路の出力段は、特
に制限されないが、２個のエミツタフオロワEF
１，EF２からなり、上記入力トランジスタTr1〜
Tr3のコレクタと抵抗R1との接続ノードn1の電位
が、上記エミツタフオロワEF１，EF２を構成す
る出力トランジスタTr4とTr5のベースに供給さ
れるようにされている。
Tr1，Tr2，Tr3のコレクタおよびエミツタは、そ
れぞれ互いに接続されており、入力トランジスタ
Tr1〜Tr3のコレクタと回路の接地点（GND）と
の間には抵抗R1が接続されている。また、入力
トランジスタTr1〜Tr3のエミツタと電源電圧VEE
との間には抵抗R2が接続されている。上記入力
トランジスタTr1〜Tr3と抵抗R1，R2とによつて
入力段が構成される。NTL回路の出力段は、特
に制限されないが、２個のエミツタフオロワEF
１，EF２からなり、上記入力トランジスタTr1〜
Tr3のコレクタと抵抗R1との接続ノードn1の電位
が、上記エミツタフオロワEF１，EF２を構成す
る出力トランジスタTr4とTr5のベースに供給さ
れるようにされている。
上記NTL回路は、入力信号Vio1〜Vio3のうち、
少なくとも一つがハイレベルにされると、ハイレ
ベルの入力信号が供給された入力トランジスタが
オンされて、抵抗R1に電流が流される。すると、
ノードn1がロウレベルにされ、これによつてエミ
ツタフオロワを構成する出力トランジスタTr4と
Tr5を通して、２出力がともにロウレベルに変化
される。
少なくとも一つがハイレベルにされると、ハイレ
ベルの入力信号が供給された入力トランジスタが
オンされて、抵抗R1に電流が流される。すると、
ノードn1がロウレベルにされ、これによつてエミ
ツタフオロワを構成する出力トランジスタTr4と
Tr5を通して、２出力がともにロウレベルに変化
される。
また、入力信号Vio1〜Vio3がすべてロウレベル
にされると、入力トランジスタTr1〜Tr3がすべ
てオフされて、ノードn1はハイレベルにされる。
そのため、出力トランジスタTr4，Tr5を通して、
２出力はハイレベルに変化される。
にされると、入力トランジスタTr1〜Tr3がすべ
てオフされて、ノードn1はハイレベルにされる。
そのため、出力トランジスタTr4，Tr5を通して、
２出力はハイレベルに変化される。
このようにして、第３図のNTL回路は３入力
２出力のNOR回路として動作される。
２出力のNOR回路として動作される。
上記のごとく構成されたマルチ出力NOR回路
においては、エミツタフオロワEF１とEF２の出
力インピーダンスが低いため、複数個のマルチ出
力NOR回路の出力ラインを互いに結束させるこ
とによりワイヤードORをとることができる。
においては、エミツタフオロワEF１とEF２の出
力インピーダンスが低いため、複数個のマルチ出
力NOR回路の出力ラインを互いに結束させるこ
とによりワイヤードORをとることができる。
第５図の実施例のクロツク同期型のセツト・リ
セツト付フリツプフロツプ回路は、上述のような
マルチ出力NOR回路の組み合せから構成されて
いる。すなわち、フリツプフロツプ回路は、以下
説明するような第１ないし第4NOR回路から構成
されている。
セツト付フリツプフロツプ回路は、上述のような
マルチ出力NOR回路の組み合せから構成されて
いる。すなわち、フリツプフロツプ回路は、以下
説明するような第１ないし第4NOR回路から構成
されている。
第1NOR回路は、図面の左上端に位置された３
入力NOR回路であり、データ信号Ｄとクロツク
信号とセツト信号とをその入力としている。
入力NOR回路であり、データ信号Ｄとクロツク
信号とセツト信号とをその入力としている。
第2NOR回路は、図面の左側中央に位置された
３入力NOR回路であり、上記クロツク信号と
上記セツト信号Ｓと図示の２入力NOR回路（第
4NOR回路）の一方の出力とをその入力としてい
る。
３入力NOR回路であり、上記クロツク信号と
上記セツト信号Ｓと図示の２入力NOR回路（第
4NOR回路）の一方の出力とをその入力としてい
る。
第3NOR回路は、図面の左下端に位置された３
入力NOR回路であり、上記クロツク信号に対
し逆相にされたクロツク信号CKと上記セツト信
号Ｓと上記第4NOR回路の上記一方の出力とをこ
の入力としている。
入力NOR回路であり、上記クロツク信号に対
し逆相にされたクロツク信号CKと上記セツト信
号Ｓと上記第4NOR回路の上記一方の出力とをこ
の入力としている。
上記第4NOR回路は、その入力にリセツト信号
Ｒと上記第１ないし第3NOR回路の一方の出力の
ワイヤドオア出力とを受ける。
Ｒと上記第１ないし第3NOR回路の一方の出力の
ワイヤドオア出力とを受ける。
第１ないし第3NOR回路の他方の出力のワイヤ
ドオア出力はフリツプフロツプ回路の反転出力
とされ、第4NOR回路の他方の出力はフリツプフ
ロツプ回路の非反転出力Ｑとされる。
ドオア出力はフリツプフロツプ回路の反転出力
とされ、第4NOR回路の他方の出力はフリツプフ
ロツプ回路の非反転出力Ｑとされる。
第５図の実施例のフリツプフロツプ回路は、第
４図に示したような従来のフリツプフロツプ回路
との対比から明らかなように、回路段数が減少さ
れ、それ故に高速動作が可能である。
４図に示したような従来のフリツプフロツプ回路
との対比から明らかなように、回路段数が減少さ
れ、それ故に高速動作が可能である。
すなわち、第４図の場合は、図示のように３個
の３入力NOR回路及び１個の２入力NOR回路と
ともに、出力Ｑ，を形成するための１入力構成
のゲート回路からなる２個の出力バツフア回路を
設けるものである。第４図においては、かかる２
つの出力バツフア回路は、出力，Ｑにつながる
図示しない外部負荷容量が、３つの３入力NOR
回路と１つに２入力NOR回路とによつて構成さ
れるいわば内部回路ループに影響を与えることが
ないように作用する。これによつて内部回路ルー
プでの良好な動作が、外部負荷容量にかかわらず
に可能となるようにされる。
の３入力NOR回路及び１個の２入力NOR回路と
ともに、出力Ｑ，を形成するための１入力構成
のゲート回路からなる２個の出力バツフア回路を
設けるものである。第４図においては、かかる２
つの出力バツフア回路は、出力，Ｑにつながる
図示しない外部負荷容量が、３つの３入力NOR
回路と１つに２入力NOR回路とによつて構成さ
れるいわば内部回路ループに影響を与えることが
ないように作用する。これによつて内部回路ルー
プでの良好な動作が、外部負荷容量にかかわらず
に可能となるようにされる。
しかしながら、第４図のフリツプフロツプ回路
においては、出力バツフア回路の設定によつて、
明らかに回路段数が多くなり、これが回路の高速
動作の上での障害となる。
においては、出力バツフア回路の設定によつて、
明らかに回路段数が多くなり、これが回路の高速
動作の上での障害となる。
これに対して、第５図の実施例の場合、各
NOR回路を第３図に示したような複数出力タイ
プの構成とすることによつて、出力バツフア回路
の追加なしに、内部回路ループでの動作に実質的
に影響を与えないようにしながら、２つの出力
Ｑ，Ｑを得ることができる。
NOR回路を第３図に示したような複数出力タイ
プの構成とすることによつて、出力バツフア回路
の追加なしに、内部回路ループでの動作に実質的
に影響を与えないようにしながら、２つの出力
Ｑ，Ｑを得ることができる。
なお、第３図の回路においては、破線Ａで示す
ように、２個のエミツタフオロワEF１とEF２の
出力ノードN1，N2間を接続させることにより、
回路の負荷駆動能力を２倍に向上させることがで
きる。
ように、２個のエミツタフオロワEF１とEF２の
出力ノードN1，N2間を接続させることにより、
回路の負荷駆動能力を２倍に向上させることがで
きる。
つまり、出力ノードN1とN2との間を配線によ
つて接続させると、出力段（エミツタフオロワ）
の抵抗R3とR4は並列接続にされるため、抵抗値
が２分の１に変化される。そのため、出力段に流
される電流IEFが２倍に増加され、出力側に接続
された配線上の浮遊容量等を充放電させる速度が
速くなつて、信号の負荷おくれが小さくされる。
つて接続させると、出力段（エミツタフオロワ）
の抵抗R3とR4は並列接続にされるため、抵抗値
が２分の１に変化される。そのため、出力段に流
される電流IEFが２倍に増加され、出力側に接続
された配線上の浮遊容量等を充放電させる速度が
速くなつて、信号の負荷おくれが小さくされる。
その結果、回路全体の動作速度が向上される。
上記第３図の参考例では、一例として３入力２
出力のNOR回路について説明したが、入力トラ
ンジスタの数を変えて、２入力あるいは４入力以
上のNOR回路を構成することができる。また、
入力段のノードn1にエミツタフオロワを３個以上
接続させることにより、更に多くのNOR出力を
取り出せるように構成して、論理機能の強化を図
ることも可能である。しかも、３個以上のエミツ
タフオロワを設けた場合にも、各エミツタフオロ
ワの出力ノード間を選択的に接続させることによ
り、負荷駆動能力を向上させることができる。
出力のNOR回路について説明したが、入力トラ
ンジスタの数を変えて、２入力あるいは４入力以
上のNOR回路を構成することができる。また、
入力段のノードn1にエミツタフオロワを３個以上
接続させることにより、更に多くのNOR出力を
取り出せるように構成して、論理機能の強化を図
ることも可能である。しかも、３個以上のエミツ
タフオロワを設けた場合にも、各エミツタフオロ
ワの出力ノード間を選択的に接続させることによ
り、負荷駆動能力を向上させることができる。
特に、マスタスライスLSIにおいては、出力ノ
ードと次段の回路とを結ぶ配線が比較的長くされ
てしまうことが多い。このような場合において、
予めマスタスライスLSIの基本回路を、第３図に
示すようなマルチ出力タイプのNTL回路に形成
しておけば、各ゲート回路の論理機能の強化を図
ることができる。しかも、出力側の配線が長くさ
れてしまうようなNTL回路では、マスタスライ
スのアルミ配線形成時に、前述のごとく、出力段
の各エミツタフオロワの出力ノード間を選択的に
接続させて、負荷駆動能力を高めてやることによ
り、負荷おくれを小さくすることができる。これ
によつて、各ゲート回路における信号の遅延時間
が短くされ、マスタスライス回路全体の動作速度
が向上され、NTL回路の高速動作特性と相俟つ
て高速の論理LSIの実現が可能とされる。しか
も、上記実施例の回路によれば、比較的ロウパワ
ーで回路の動作速度を向上させることができる。
ードと次段の回路とを結ぶ配線が比較的長くされ
てしまうことが多い。このような場合において、
予めマスタスライスLSIの基本回路を、第３図に
示すようなマルチ出力タイプのNTL回路に形成
しておけば、各ゲート回路の論理機能の強化を図
ることができる。しかも、出力側の配線が長くさ
れてしまうようなNTL回路では、マスタスライ
スのアルミ配線形成時に、前述のごとく、出力段
の各エミツタフオロワの出力ノード間を選択的に
接続させて、負荷駆動能力を高めてやることによ
り、負荷おくれを小さくすることができる。これ
によつて、各ゲート回路における信号の遅延時間
が短くされ、マスタスライス回路全体の動作速度
が向上され、NTL回路の高速動作特性と相俟つ
て高速の論理LSIの実現が可能とされる。しか
も、上記実施例の回路によれば、比較的ロウパワ
ーで回路の動作速度を向上させることができる。
以上説明したようにこの発明によれば、NTL
回路の出力段に複数個のエミツタフオロワが設け
られた回路のよりフリツプフロツプ回路を構成す
るので、NTL回路の特徴である高速度特性を充
分に生かしたフリツプフロツプ回路を得ることが
でるようになる。
回路の出力段に複数個のエミツタフオロワが設け
られた回路のよりフリツプフロツプ回路を構成す
るので、NTL回路の特徴である高速度特性を充
分に生かしたフリツプフロツプ回路を得ることが
でるようになる。
第１図は公知のECL回路の一例を示す回路図、
第２図は公知のNTL回路の一例を示す回路図、
第３図は参考例のマルチ出力NOR回路の回路図、
第４図は従来の１出力のNOR回路を使つて構成
されたフリツプフロツプの一例を示す回路図、第
５図は本発明の実施例に係るマルチ出力NOR回
路を使つて構成されたフリツプフロツプの一例を
示す回路図である。 Tr1，Tr2，Tr3……入力トランジスタ、Tr4，
Tr5……出力トランジスタ、EF１，EF２……エ
ミツタフオロワ、N1，N2……出力ノード。
第２図は公知のNTL回路の一例を示す回路図、
第３図は参考例のマルチ出力NOR回路の回路図、
第４図は従来の１出力のNOR回路を使つて構成
されたフリツプフロツプの一例を示す回路図、第
５図は本発明の実施例に係るマルチ出力NOR回
路を使つて構成されたフリツプフロツプの一例を
示す回路図である。 Tr1，Tr2，Tr3……入力トランジスタ、Tr4，
Tr5……出力トランジスタ、EF１，EF２……エ
ミツタフオロワ、N1，N2……出力ノード。
Claims (1)
- 【特許請求の範囲】 １ それぞれ、第１ワイヤドオア接続点に共通接
続されてなる出力と、第２ワイヤドオア接続点に
共通接続されてなる出力とをもつてなる複数の第
1NOR回路と、 上記第１ワイヤドオア接続点に接続されてなる
入力と、上記複数の第1NOR回路の所望の入力に
結合されてなる出力と、他の出力とを少なくとも
持つてなる第2NOR回路と を備え、上記第２ワイヤドオア接続点と上記他の
出力とから出力を得るようにしてなり、 上記第１、第2NOR回路のそれぞれが、互いに
並列に設けられた複数の入力トランジスタを含む
NTL回路からなる入力段と、この入力段から供
給される同一の電位をベースに受ける複数の出力
トランジスタを含む複数のエミツタフオロワ回路
とからなり、かかる複数のエミツタフオロワ回路
によつて複数の出力を形成するようにされてなる
ことを特徴とするフリツプフロツプ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163148A JPS6055726A (ja) | 1983-09-07 | 1983-09-07 | フリップフロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58163148A JPS6055726A (ja) | 1983-09-07 | 1983-09-07 | フリップフロップ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6055726A JPS6055726A (ja) | 1985-04-01 |
| JPH0352688B2 true JPH0352688B2 (ja) | 1991-08-12 |
Family
ID=15768127
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58163148A Granted JPS6055726A (ja) | 1983-09-07 | 1983-09-07 | フリップフロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6055726A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI718698B (zh) * | 2018-10-29 | 2021-02-11 | 瑞士商巴柏斯特麥克斯合資公司 | 全像箔供給裝置以及燙金印刷機 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5926132B2 (ja) * | 1976-12-27 | 1984-06-25 | 富士通株式会社 | ログ・イン／アウト機能を有するラツチ回路 |
| DE2751881A1 (de) * | 1977-11-21 | 1979-05-23 | Siemens Ag | Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren |
-
1983
- 1983-09-07 JP JP58163148A patent/JPS6055726A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6055726A (ja) | 1985-04-01 |
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