JPS644340B2 - - Google Patents
Info
- Publication number
- JPS644340B2 JPS644340B2 JP55131312A JP13131280A JPS644340B2 JP S644340 B2 JPS644340 B2 JP S644340B2 JP 55131312 A JP55131312 A JP 55131312A JP 13131280 A JP13131280 A JP 13131280A JP S644340 B2 JPS644340 B2 JP S644340B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- emitter
- emitter follower
- gate array
- array type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/901—Masterslice integrated circuits comprising bipolar technology
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明はゲートアレイ形マスタスライス集積
回路に係り、特にその出力エミツタホロワ回路に
関するものである。
回路に係り、特にその出力エミツタホロワ回路に
関するものである。
第１図はこのような論理回路の一例を示す回路
図で、出力回路にエミツタホロワ回路を有する
CML（Current mode logic）回路を示す。図に
おいて、１ａ，１ｂおよび１ｃはこれを構成する
トランジスタ、２は共通のエミツタ抵抗、３はト
ランジスタ１ａおよび１ｂの共通のコレクタ抵
抗、４はトランジスタ１ｃのコレクタ抵抗、５は
エミツタホロワ用トランジスタ、６はそのエミツ
タ抵抗、７ａおよび７ｂはそれぞれトランジスタ
１ａおよび１ｂのベースに接続された論理入力端
子、８はトランジスタ１ｃのベースに接続された
基準電圧入力端子、９はコレクタ電圧VCC供給端
子、１０はエミツタ電圧VEE供給端子、１１はエ
ミツタホロワ出力端子であり、この回路の論理動
作は周知であるので説明を省略する。
図で、出力回路にエミツタホロワ回路を有する
CML（Current mode logic）回路を示す。図に
おいて、１ａ，１ｂおよび１ｃはこれを構成する
トランジスタ、２は共通のエミツタ抵抗、３はト
ランジスタ１ａおよび１ｂの共通のコレクタ抵
抗、４はトランジスタ１ｃのコレクタ抵抗、５は
エミツタホロワ用トランジスタ、６はそのエミツ
タ抵抗、７ａおよび７ｂはそれぞれトランジスタ
１ａおよび１ｂのベースに接続された論理入力端
子、８はトランジスタ１ｃのベースに接続された
基準電圧入力端子、９はコレクタ電圧VCC供給端
子、１０はエミツタ電圧VEE供給端子、１１はエ
ミツタホロワ出力端子であり、この回路の論理動
作は周知であるので説明を省略する。
ところで、従来のゲートアレイ形集積回路にお
いて上記従来の回路ではエミツタホロワ回路のエ
ミツタ抵抗６の値が一定で電流駆動能力が一定で
あるので、負荷回路の容量値によつてこの論理回
路の動作遅延時間に差異を生じ、論理設計に当つ
て支障があつた。電流駆動能力の異つた論理回路
を幾種類かを予め作り込んで適当に組合わせて使
用することも考えられるが、組み込んだ回路の如
何によつては無駄を生じたり、能力不足になつた
りする欠点があつた。
いて上記従来の回路ではエミツタホロワ回路のエ
ミツタ抵抗６の値が一定で電流駆動能力が一定で
あるので、負荷回路の容量値によつてこの論理回
路の動作遅延時間に差異を生じ、論理設計に当つ
て支障があつた。電流駆動能力の異つた論理回路
を幾種類かを予め作り込んで適当に組合わせて使
用することも考えられるが、組み込んだ回路の如
何によつては無駄を生じたり、能力不足になつた
りする欠点があつた。
この発明は以上のような点に鑑みてなされたも
ので、基本ゲート回路自体は同一のものを配列
し、エミツタホロワ回路部のエミツタ抵抗を配線
工程によつてその抵抗値を変更して、その負荷回
路の容量値に応じてエミツタホロワ回路の電流値
を変えられるようにすることによつて、動作遅延
時間のばらつきを小さくできるゲートアレイ形集
積回路を得ることを目的としている。
ので、基本ゲート回路自体は同一のものを配列
し、エミツタホロワ回路部のエミツタ抵抗を配線
工程によつてその抵抗値を変更して、その負荷回
路の容量値に応じてエミツタホロワ回路の電流値
を変えられるようにすることによつて、動作遅延
時間のばらつきを小さくできるゲートアレイ形集
積回路を得ることを目的としている。
第２図はこの発明の一実施例を示す回路図で、
従来例と同等部分は同一符号で示し、その説明を
省略する。出力段としてのエミツタホロワ回路部
のエミツタ抵抗を６Ａ，６Ｂおよび６Ｃの３つの
部分に分割して、それぞれの下端から端子１２
Ａ，１２Ｂおよび１２Ｃを引出し、エミツタ電源
端子１０につながつた端子１３との間の接続如何
によつてエミツタ抵抗値を変更できるようになつ
ている。
従来例と同等部分は同一符号で示し、その説明を
省略する。出力段としてのエミツタホロワ回路部
のエミツタ抵抗を６Ａ，６Ｂおよび６Ｃの３つの
部分に分割して、それぞれの下端から端子１２
Ａ，１２Ｂおよび１２Ｃを引出し、エミツタ電源
端子１０につながつた端子１３との間の接続如何
によつてエミツタ抵抗値を変更できるようになつ
ている。
第３図はこの発明の実施例を示す回路図で、こ
の実施例ではエミツタホロワ回路のエミツタ抵抗
を６α，６βおよび６γの互いに独立した抵抗で
構成し、それぞれの下端から端子１２α，１２β
および１２γを引出し、端子１３との間の接続の
如何によつてどの抵抗を選ぶか、更には並列接続
の組合わせで、各種のエミツタ抵抗値が得られ
る。
の実施例ではエミツタホロワ回路のエミツタ抵抗
を６α，６βおよび６γの互いに独立した抵抗で
構成し、それぞれの下端から端子１２α，１２β
および１２γを引出し、端子１３との間の接続の
如何によつてどの抵抗を選ぶか、更には並列接続
の組合わせで、各種のエミツタ抵抗値が得られ
る。
従つて、上記各実施例とも出力端子１１につな
がる負荷回路の容量値が大きいかまたは小さいか
によつて、それぞれエミツタ抵抗値を小さくまた
は大きく設定すればよい。
がる負荷回路の容量値が大きいかまたは小さいか
によつて、それぞれエミツタ抵抗値を小さくまた
は大きく設定すればよい。
なお、上記説明では出力回路にエミツタホロワ
回路を有するCML回路について述べたが、CML
回路に限定される理由は全くなく、出力回路にエ
ミツタホロワ回路を有する論理回路に広くこの発
明は適用できる。更に、エミツタ抵抗は３分割し
た例を示したが、この分割数は３分割に限るもの
でないことは自明である。
回路を有するCML回路について述べたが、CML
回路に限定される理由は全くなく、出力回路にエ
ミツタホロワ回路を有する論理回路に広くこの発
明は適用できる。更に、エミツタ抵抗は３分割し
た例を示したが、この分割数は３分割に限るもの
でないことは自明である。
以上説明したように、この発明になる論理回路
ではその出力回路を構成するエミツタホロワ回路
のエミツタ抵抗を複数個に分割しておき、配線の
如何によつてエミツタ抵抗値を負荷回路の容量値
に応じて設定できるようにしたので、回路の動作
遅延時間のばらつきを小さくすることがき、論理
設計が容易になる。
ではその出力回路を構成するエミツタホロワ回路
のエミツタ抵抗を複数個に分割しておき、配線の
如何によつてエミツタ抵抗値を負荷回路の容量値
に応じて設定できるようにしたので、回路の動作
遅延時間のばらつきを小さくすることがき、論理
設計が容易になる。
第１図は従来の論理回路例を示す回路図、第２
図はこの発明の一実施例を示す回路図、第３図は
この発明の他の実施例を示す回路図である。 図において、５はエミツタホロワ用トランジス
タ、６Ａ，６Ｂ，６Ｃ，６α，６β，６γはエミ
ツタ抵抗を構成する部分抵抗、１２Ａ，１２Ｂ，
１２Ｃ，１２α，１２β，１２γは端子、１３は
エミツタ電圧供給線端子である。なお、図中同一
符号は同一または相当部分を示す。
図はこの発明の一実施例を示す回路図、第３図は
この発明の他の実施例を示す回路図である。 図において、５はエミツタホロワ用トランジス
タ、６Ａ，６Ｂ，６Ｃ，６α，６β，６γはエミ
ツタ抵抗を構成する部分抵抗、１２Ａ，１２Ｂ，
１２Ｃ，１２α，１２β，１２γは端子、１３は
エミツタ電圧供給線端子である。なお、図中同一
符号は同一または相当部分を示す。
Claims (1)
- １ 配線工程を除く工程まで共通に形成され、上
記配線工程のみを変えることによつて各種論理回
路を構成するゲートアレイ形マスタスライス集積
回路であつて、その論理ゲートがCML回路で構
成されておりスイツチング部と出力段としてのエ
ミツタフオロワ部とを有するゲートアレイ形マス
タスライス集積回路において、上記エミツタフオ
ロワ部のエミツタ抵抗を複数個の部分抵抗で構成
し、上記配線工程で配線パターンを変えることに
よつて上記エミツタフオロワ部の電流を変え得る
ようにしたことを特徴とするゲートアレイ形マス
タスライス集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55131312A JPS5756945A (en) | 1980-09-19 | 1980-09-19 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55131312A JPS5756945A (en) | 1980-09-19 | 1980-09-19 | Logic circuit |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32178189A Division JPH02216865A (ja) | 1989-12-11 | 1989-12-11 | ゲートアレイ形マスタスライス集積回路 |
| JP32178289A Division JPH02216866A (ja) | 1989-12-11 | 1989-12-11 | ゲートアレイ形マスタスライス集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5756945A JPS5756945A (en) | 1982-04-05 |
| JPS644340B2 true JPS644340B2 (ja) | 1989-01-25 |
Family
ID=15055006
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55131312A Granted JPS5756945A (en) | 1980-09-19 | 1980-09-19 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5756945A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029355A (ja) * | 1988-02-03 | 1990-01-12 | Toshihiko Oba | 豆腐類製造用煮釜 |
| JPH04190044A (ja) * | 1990-11-01 | 1992-07-08 | Toshihiko Oba | 液体加熱装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59172249A (ja) * | 1983-03-18 | 1984-09-28 | Nec Corp | モノリシツク集積回路 |
| JPS60124122A (ja) * | 1983-12-09 | 1985-07-03 | Fujitsu Ltd | 論理ゲ−ト回路 |
| JPS62171226A (ja) * | 1986-01-22 | 1987-07-28 | Nec Corp | 出力回路 |
| JPH0294708A (ja) * | 1988-09-30 | 1990-04-05 | Hitachi Ltd | 半導体集積回路 |
| JP2863684B2 (ja) * | 1993-03-09 | 1999-03-03 | 株式会社日立製作所 | 半導体集積回路のディレイ最適化システム、および、ディレイ最適化方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5435474B2 (ja) * | 1973-03-26 | 1979-11-02 | ||
| JPS50134356A (ja) * | 1974-04-10 | 1975-10-24 |
-
1980
- 1980-09-19 JP JP55131312A patent/JPS5756945A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH029355A (ja) * | 1988-02-03 | 1990-01-12 | Toshihiko Oba | 豆腐類製造用煮釜 |
| JPH04190044A (ja) * | 1990-11-01 | 1992-07-08 | Toshihiko Oba | 液体加熱装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5756945A (en) | 1982-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4041326A (en) | High speed complementary output exclusive OR/NOR circuit | |
| US4804869A (en) | BiMOS logical circuit | |
| US4647799A (en) | Full and fractional swing with adjustable high level ECL gate using a single current source | |
| US4754171A (en) | High speed low power emitter coupled logic circuit | |
| JPS644340B2 (ja) | ||
| JPS58197921A (ja) | 論理素子 | |
| US4458162A (en) | TTL Logic gate | |
| EP0028292B1 (en) | All-npn transistor driver and logic circuit | |
| JPH0359583B2 (ja) | ||
| JPH0359584B2 (ja) | ||
| JPS643054B2 (ja) | ||
| JPH0738580B2 (ja) | エミッタ結合論理回路 | |
| US5113419A (en) | Digital shift register | |
| US3031584A (en) | Logical circuits using junction transistors | |
| JP2805928B2 (ja) | Ｅｃｌゲートアレイ | |
| JPH071865B2 (ja) | エミッタ結合論理回路 | |
| US5077493A (en) | Wired logic circuit for use in gate array integrated circuit | |
| JPH0352688B2 (ja) | ||
| JPH0136291B2 (ja) | ||
| JPH0241867Y2 (ja) | ||
| SU1166296A1 (ru) | Логический элемент | |
| JPS6351380B2 (ja) | ||
| JPH05227005A (ja) | 差動論理回路 | |
| JP2947339B2 (ja) | 半導体論理集積回路 | |
| JPH0259652B2 (ja) |