JPS61144925A - 論理集積回路 - Google Patents
論理集積回路Info
- Publication number
- JPS61144925A JPS61144925A JP59266170A JP26617084A JPS61144925A JP S61144925 A JPS61144925 A JP S61144925A JP 59266170 A JP59266170 A JP 59266170A JP 26617084 A JP26617084 A JP 26617084A JP S61144925 A JPS61144925 A JP S61144925A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
この発明は、半導体集積回路技術さらにはマスタスライ
ス法により形成されるゲートアレイのようなＬＳＩ（大
規模集積回路）に適用して特に有効な技術に関し、例え
ばノン・スレッショールド・ロジック回路を基本ゲート
回路とする論理ＬＳＩに利用して有効な技術に関する。
ス法により形成されるゲートアレイのようなＬＳＩ（大
規模集積回路）に適用して特に有効な技術に関し、例え
ばノン・スレッショールド・ロジック回路を基本ゲート
回路とする論理ＬＳＩに利用して有効な技術に関する。
［背景技術］
従来１例えばマスタスライス法により形成される論理Ｌ
ＳＩ（以下マスタスライスＬＳＩと称する）を構成する
基本ゲート回路として、ＥＣＬ（エミッタ・カップルド
・ロジック）回路や、ノン・スレッショールド・ロジッ
ク回路（以下ＮＴＬ回路と称する）が知られている。
ＳＩ（以下マスタスライスＬＳＩと称する）を構成する
基本ゲート回路として、ＥＣＬ（エミッタ・カップルド
・ロジック）回路や、ノン・スレッショールド・ロジッ
ク回路（以下ＮＴＬ回路と称する）が知られている。
上記ＮＴＬ回路は、しきい値電圧を有しないようにされ
ているため、動作速度がＥＣＬ回路よりも速いという利
点がある。
ているため、動作速度がＥＣＬ回路よりも速いという利
点がある。
しかしながら、ＥＣＬ回路（もしくはＣＭＬ回路）は１
周知のように出力信号として、オア（ＯＲ）出力の他に
ノア（Ｎ ＯＲ）出力が得られるのに対し、ＮＴＬ回路
では、ノア出力しか取り出せない、そのため、ＮＴＬ回
路を内部ロジック部の基本ゲート回路とするマスタスラ
イスＬＳＩにおいては、論理構成が複雑なフリップフロ
ップ回路を構成する場合、接続すべきゲート数が多くな
る。
周知のように出力信号として、オア（ＯＲ）出力の他に
ノア（Ｎ ＯＲ）出力が得られるのに対し、ＮＴＬ回路
では、ノア出力しか取り出せない、そのため、ＮＴＬ回
路を内部ロジック部の基本ゲート回路とするマスタスラ
イスＬＳＩにおいては、論理構成が複雑なフリップフロ
ップ回路を構成する場合、接続すべきゲート数が多くな
る。
そこで、本発明者は、第１図に示すようにＮＴＬ回路の
出力段に２つのエミッタフォロワを設けることにより、
２つのノア出力を取り出すことができるＮＴＬ回路を構
成し、この２出力タイプのＮＴＬ回路を使って第２図に
示すような２段接続のフリッププロップ回路を構成して
、フリップフロップ回路の動作速度を向上させるように
した発明を提案した（特願昭５８−１６３１４８号）。
出力段に２つのエミッタフォロワを設けることにより、
２つのノア出力を取り出すことができるＮＴＬ回路を構
成し、この２出力タイプのＮＴＬ回路を使って第２図に
示すような２段接続のフリッププロップ回路を構成して
、フリップフロップ回路の動作速度を向上させるように
した発明を提案した（特願昭５８−１６３１４８号）。
しかしながら、ＮＴＬ回路を使って構成した第２図に示
すようなフリップフロップ回路は、ＥＣＬ回路を使って
構成したフリップフロップ回路に比べて動作速度は速い
が、各ゲート回路の動作マージンはＮＴＬ回路の方がＥ
ＣＬ回路よりも小さいので、ＮＴＬ回路を使ったフリッ
プフロップ回路は、ＥＣＬ回路を使ったフリップフロッ
プ回路に比べてノイズに弱いという不都合がある。
すようなフリップフロップ回路は、ＥＣＬ回路を使って
構成したフリップフロップ回路に比べて動作速度は速い
が、各ゲート回路の動作マージンはＮＴＬ回路の方がＥ
ＣＬ回路よりも小さいので、ＮＴＬ回路を使ったフリッ
プフロップ回路は、ＥＣＬ回路を使ったフリップフロッ
プ回路に比べてノイズに弱いという不都合がある。
［発明の目的］
この発明の目的は、ＮＴＬ回路を基本ゲート回路とする
論理ＬＳＩにおいて、動作マージンが大きく、しかも高
速動作可能なフリップフロップ回路を構成できるように
することにある。
論理ＬＳＩにおいて、動作マージンが大きく、しかも高
速動作可能なフリップフロップ回路を構成できるように
することにある。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては１本明細書の記述および添附図面から明かにな
るであろう。
ついては１本明細書の記述および添附図面から明かにな
るであろう。
［発明の概要コ
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。
を説明すれば、下記のとおりである。
すなわち、ＮＴＬ回路のようなゲート回路からなるフリ
ップフロップ回路は、内部の帰還ループに沿って信号が
循環することによりデータが保持されるようになってい
るので、このデータ保持のループの中にありクロックの
ような制御信号の入力段たるゲート回路のみをＮＴＬ回
路とし、その他のゲート回路はセミ・スレッショールド
・ロジック回路もしくはＥＣＬ回路とすることにより。
ップフロップ回路は、内部の帰還ループに沿って信号が
循環することによりデータが保持されるようになってい
るので、このデータ保持のループの中にありクロックの
ような制御信号の入力段たるゲート回路のみをＮＴＬ回
路とし、その他のゲート回路はセミ・スレッショールド
・ロジック回路もしくはＥＣＬ回路とすることにより。
動作速度が速くしかも回路全体のマージンが大きなフリ
ップフロップ回路を構成できるようにするという上記目
的を達成するものである。
ップフロップ回路を構成できるようにするという上記目
的を達成するものである。
［実施例］
第３図は、本発明をＮＴＬ回路を基本ゲート回路とする
マスタスライスＬＳＩに適用した場合の基本ゲート回路
の構成の一実施例を示すものである。
マスタスライスＬＳＩに適用した場合の基本ゲート回路
の構成の一実施例を示すものである。
この実施例では、第３図に示すようなゲート回路を構成
できるように、予め入力トランジスタＱ１１〜Ｑ１３と
そのコレクタ抵抗Ｒ１およびエミッタ抵抗Ｒ２と２つの
エミッタフォロワを構成するための出力トランジスタＱ
２１ｔ Ｑ２２およびそのエミッタ抵抗Ｒ３，Ｒ４とと
もに、ロジックスレッショールドを与える基準トランジ
スタＱ１゜が半導体基板上において互いに近接して形成
されてなる基本回路セルが、マトリックス状に複数個配
置されてロジック部が構成されている。
できるように、予め入力トランジスタＱ１１〜Ｑ１３と
そのコレクタ抵抗Ｒ１およびエミッタ抵抗Ｒ２と２つの
エミッタフォロワを構成するための出力トランジスタＱ
２１ｔ Ｑ２２およびそのエミッタ抵抗Ｒ３，Ｒ４とと
もに、ロジックスレッショールドを与える基準トランジ
スタＱ１゜が半導体基板上において互いに近接して形成
されてなる基本回路セルが、マトリックス状に複数個配
置されてロジック部が構成されている。
各基本回路セルは、内部の素子をすべて使用することに
より、第３図に示すようなセミ・スレッシゴールド・ロ
ジック回路（以下ＳＴＬ回路と称する）を構成できると
ともに、セル内部の素子のうちトランジスタＱｓｏを除
いた素子を使用して、第１図に示すようなＮＴＬ回路も
構成できるようにされている。
より、第３図に示すようなセミ・スレッシゴールド・ロ
ジック回路（以下ＳＴＬ回路と称する）を構成できると
ともに、セル内部の素子のうちトランジスタＱｓｏを除
いた素子を使用して、第１図に示すようなＮＴＬ回路も
構成できるようにされている。
マスタスライスＬＳＩでは、基本ゲート回路間を適当な
耐重で接続して論理ゲート回路やフリップフロップ回路
を形成し、これによって所望の組合せ論理を構成するの
であるが、その場合フリップフロップ回路の動作マージ
ンが充分に確保されていれば、フリップフロップ回路間
の論理ゲート回路は多少マージンが小さくても誤動作す
るおそれはない。
耐重で接続して論理ゲート回路やフリップフロップ回路
を形成し、これによって所望の組合せ論理を構成するの
であるが、その場合フリップフロップ回路の動作マージ
ンが充分に確保されていれば、フリップフロップ回路間
の論理ゲート回路は多少マージンが小さくても誤動作す
るおそれはない。
一方、ＳＴＬ回路は、第４図（Ｂ）に示すような入出力
特性を持っているため、第４図（Ａ）に示すような特性
を持つＮＴＬ回路とＥＣＬ回路の中間の動作特性を有し
ている。つまり、ＥＣＬ回路のように明確なロジック・
スレッショールドを持たないが、ＮＴＬ回路に比べて動
作マージンは大きい。
特性を持っているため、第４図（Ａ）に示すような特性
を持つＮＴＬ回路とＥＣＬ回路の中間の動作特性を有し
ている。つまり、ＥＣＬ回路のように明確なロジック・
スレッショールドを持たないが、ＮＴＬ回路に比べて動
作マージンは大きい。
そこで、フリップフロップ回路間の論理ゲート回路は、
前記基本回路セルを使って第１図のようなＮＴＬ回路に
構成してやることにより１回路全体のスピードアップを
図る。
前記基本回路セルを使って第１図のようなＮＴＬ回路に
構成してやることにより１回路全体のスピードアップを
図る。
また、各基本回路セルをＮＴＬ回路に比べて動作マージ
ンの高い第３図に示すようなＳＴＬ回路に構成し、この
ＳＴＬ回路を使って第２図に示すようなフリップフロッ
プ回路を構成することにより、各フリップフロップ回路
に充分なマージンを持たせることができる。
ンの高い第３図に示すようなＳＴＬ回路に構成し、この
ＳＴＬ回路を使って第２図に示すようなフリップフロッ
プ回路を構成することにより、各フリップフロップ回路
に充分なマージンを持たせることができる。
しかして、第２図に示すフリップフロップ回路を注意深
く考察すると、データ保持状態では、矢印Ａで示すよう
にゲート回路Ｇ３→Ｇ４→Ｇ３の帰還ループに沿って信
号が循環することによりデータが保持されていることが
分かる。しかも、データの伝達速度を決定するクロック
ＣＫは、このデータ保持ループの中の前段のゲート回路
Ｇ３に入力されている。
く考察すると、データ保持状態では、矢印Ａで示すよう
にゲート回路Ｇ３→Ｇ４→Ｇ３の帰還ループに沿って信
号が循環することによりデータが保持されていることが
分かる。しかも、データの伝達速度を決定するクロック
ＣＫは、このデータ保持ループの中の前段のゲート回路
Ｇ３に入力されている。
そこでこの実施例では、クロックＣＫが入力されている
ゲート回路Ｇ３をＮＴＬ回路に構成するとともに、後段
のゲート回路Ｇ４はＳＴＬ回路に構成することとした。
ゲート回路Ｇ３をＮＴＬ回路に構成するとともに、後段
のゲート回路Ｇ４はＳＴＬ回路に構成することとした。
これによって、ゲート回路Ｇ３のクロックＣＫに対する
応答が速くなり、フリップフロップ回路の最小クロック
パルス幅を小さくできるようになって回路全体のスピー
ドアップが可能となる。しかも、データ保持ループの中
に入っている後段のゲート回路Ｇ４がＳＴＬ回路に構成
されているため、このゲート回路Ｇ４でフリップフロッ
プ回路のマージンを確保することができる。
応答が速くなり、フリップフロップ回路の最小クロック
パルス幅を小さくできるようになって回路全体のスピー
ドアップが可能となる。しかも、データ保持ループの中
に入っている後段のゲート回路Ｇ４がＳＴＬ回路に構成
されているため、このゲート回路Ｇ４でフリップフロッ
プ回路のマージンを確保することができる。
なお、フリップフロップ回路を構成する他のゲート回路
Ｇ１．Ｇｘは、これをＮＴＬ回路にしても回路の動作速
度はほとんど向上されない。そこで、この実施例では、
ゲート回路Ｇ １ ｙ Ｇ ２をＳＴＬ回路で構成する
ことにより１回路のマージンの向上に寄与させるように
させた。
Ｇ１．Ｇｘは、これをＮＴＬ回路にしても回路の動作速
度はほとんど向上されない。そこで、この実施例では、
ゲート回路Ｇ １ ｙ Ｇ ２をＳＴＬ回路で構成する
ことにより１回路のマージンの向上に寄与させるように
させた。
これによって、第２図に示すようなりロック同期型のＲ
−Ｓフリップフロップ回路のマージンを確保し、かつ動
作速度を向上させることができる。
−Ｓフリップフロップ回路のマージンを確保し、かつ動
作速度を向上させることができる。
ただし、本発明が適用可能なフリップフロップ回路は、
第２図に示すような回路に限定されるものでなく、同図
においてゲート回路Ｇ２を省略したような型式のフリッ
プフロップ回路やゲート回路Ｇｌ ｔ Ｇ２およびＧ４
に入力されるセット信号Ｓやリセット信号Ｒのない、Ｄ
型フリップフロップ回路やエツジトリガタイプのフリッ
プフロップ回路など他の型式のフリップフロップ回路に
適用することもできる。
第２図に示すような回路に限定されるものでなく、同図
においてゲート回路Ｇ２を省略したような型式のフリッ
プフロップ回路やゲート回路Ｇｌ ｔ Ｇ２およびＧ４
に入力されるセット信号Ｓやリセット信号Ｒのない、Ｄ
型フリップフロップ回路やエツジトリガタイプのフリッ
プフロップ回路など他の型式のフリップフロップ回路に
適用することもできる。
また、上記実施例では、基本ゲート回路として３個の入
力トランジスタを有する３人カタイプのものが示されて
いるが、基本ゲート回路として２入力あるいは４人力以
上のタイプのものを使用したマスタスライスＬＳＩに適
用することもできる。
力トランジスタを有する３人カタイプのものが示されて
いるが、基本ゲート回路として２入力あるいは４人力以
上のタイプのものを使用したマスタスライスＬＳＩに適
用することもできる。
さらに、上記実施例では、データの取込みタイミングを
示すクロックＣＫが入力されたゲート回路Ｇ３をＮＴＬ
回路に構成して、フリップフロップを含む論理回路にお
けるデータ転送速度を向上させているが、ＮＴＬ回路に
するゲート回路は、クロックが入力されるゲート回路に
限定されるものでない１例えば、データの取込みタイミ
ングよりもセットやリセットのタイミングを早くしたい
ような場合には、第２図におけるゲート回路Ｇ４のみを
ＮＴＬ回路に構成するようにしてもよい。
示すクロックＣＫが入力されたゲート回路Ｇ３をＮＴＬ
回路に構成して、フリップフロップを含む論理回路にお
けるデータ転送速度を向上させているが、ＮＴＬ回路に
するゲート回路は、クロックが入力されるゲート回路に
限定されるものでない１例えば、データの取込みタイミ
ングよりもセットやリセットのタイミングを早くしたい
ような場合には、第２図におけるゲート回路Ｇ４のみを
ＮＴＬ回路に構成するようにしてもよい。
また、上記実施例では、ＮＴＬ回路としたゲート回路Ｇ
３を除いた他のゲート回路Ｇｌ ｙ Ｇ２ ＋Ｇ４はＳ
ＴＬ回路に構成しているが、基本回路セル内に予め基準
トランジスタＱＩＯとともにそのコレクタ抵抗をも形成
しておいて、必要に応じて接続できるようにすることに
より、ゲート回路Ｇ１ｔＧ２ｔＧ４をＳＴＬ回路とする
代わりにＥＣＬ回路に構成して、さらにフリップフロッ
プ回路のマージンを向上させるようにすることもできる
。
３を除いた他のゲート回路Ｇｌ ｙ Ｇ２ ＋Ｇ４はＳ
ＴＬ回路に構成しているが、基本回路セル内に予め基準
トランジスタＱＩＯとともにそのコレクタ抵抗をも形成
しておいて、必要に応じて接続できるようにすることに
より、ゲート回路Ｇ１ｔＧ２ｔＧ４をＳＴＬ回路とする
代わりにＥＣＬ回路に構成して、さらにフリップフロッ
プ回路のマージンを向上させるようにすることもできる
。
［効果］
フリップフロップ回路のデータ保持ループの中にありク
ロックのような制御信号の入力段たるゲート回路のみを
ＮＴＬ回路とし、その他のゲート回路はセミ・スレッシ
ョールド・ロジック回路もしくはＥＣＬ回路で構成する
ようにしたので、クロックの最小パルス幅を小さくする
ことができるという作用により、フリップフロップ回路
の動作速度が速くなるとともに、データ保持ループ内の
後段のゲート回路の動作マージンが高いため、このゲー
ト回路によりフリッププロップ回路のマージンが確保さ
れるという効果がある。
ロックのような制御信号の入力段たるゲート回路のみを
ＮＴＬ回路とし、その他のゲート回路はセミ・スレッシ
ョールド・ロジック回路もしくはＥＣＬ回路で構成する
ようにしたので、クロックの最小パルス幅を小さくする
ことができるという作用により、フリップフロップ回路
の動作速度が速くなるとともに、データ保持ループ内の
後段のゲート回路の動作マージンが高いため、このゲー
ト回路によりフリッププロップ回路のマージンが確保さ
れるという効果がある。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、基本ゲート回路
たるＮＴＬ回路もしくはＳＴＬ回路の構成は、上記実施
例のものに限定されるものでなく、１個あるいは３個以
上のエミッタフォロワが接続されたものなど種々の変形
例が考えられる。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない０例えば、基本ゲート回路
たるＮＴＬ回路もしくはＳＴＬ回路の構成は、上記実施
例のものに限定されるものでなく、１個あるいは３個以
上のエミッタフォロワが接続されたものなど種々の変形
例が考えられる。
［利用分野］
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるマスタスライスＬＳ
Ｉ適用したものについて説明したが、それに限定される
ものでなく、論理集積回路一般に利用することができる
６
をその背景となった利用分野であるマスタスライスＬＳ
Ｉ適用したものについて説明したが、それに限定される
ものでなく、論理集積回路一般に利用することができる
６
第１図は、マスタスライスＬＳＩの基本ゲート回路とな
るＮＴＬ回路の一例を示す回路図。 第２図はＮＴＬ回路もしくはＳＴＬ回路を使ったフリッ
プフロップ回路の一例を示す構成図、第３図は本発明に
おいて使用されるＳＴＬ回路の一例を示す回路図。 第４図（Ａ）、（Ｂ）は、それぞれＮＴＬ回路とＳＴＬ
回路の入出力特性を示す説明図である。 Ｑ１１〜Ｑ１３・・・・入力トランジスタ、ＱＩＯ・・
・・基準トランジスター Ｇ２１ ＋ Ｇ２２・・・・
エミッタフォロワ用出力トランジスタ、Ｇ１．Ｇ２、Ｇ
４・・・・ゲート回路（ＮＴＬ回路）、Ｇ３・・・・ゲ
ート回路（ＳＴＬ回路）。 第 １ 図 第 ２ 図 に
るＮＴＬ回路の一例を示す回路図。 第２図はＮＴＬ回路もしくはＳＴＬ回路を使ったフリッ
プフロップ回路の一例を示す構成図、第３図は本発明に
おいて使用されるＳＴＬ回路の一例を示す回路図。 第４図（Ａ）、（Ｂ）は、それぞれＮＴＬ回路とＳＴＬ
回路の入出力特性を示す説明図である。 Ｑ１１〜Ｑ１３・・・・入力トランジスタ、ＱＩＯ・・
・・基準トランジスター Ｇ２１ ＋ Ｇ２２・・・・
エミッタフォロワ用出力トランジスタ、Ｇ１．Ｇ２、Ｇ
４・・・・ゲート回路（ＮＴＬ回路）、Ｇ３・・・・ゲ
ート回路（ＳＴＬ回路）。 第 １ 図 第 ２ 図 に
Claims (1)
- 【特許請求の範囲】 １、フリップフロップ回路を構成するゲート回路のうち
、特定の制御信号が入力されているゲート回路はノン・
スレッショールド・ロジック回路で構成し、他のゲート
回路はセミ・スレッショールド・ロジック回路もしくは
エミッタ・カップルド・ロジック回路で構成したことを
特徴とする論理集積回路。 ２、上記フリップフロップ回路が、クロック同期型のも
のである場合において、その同期信号が入力されている
ゲート回路のみがノン・スレッショールド・ロジック回
路で構成されるようにされてなることを特徴とする特許
請求の範囲第１項記載の論理集積回路。 ３、上記論理集積回路が、セミ・スレッショールド・ロ
ジック回路もしくはエミッタ・カップルド・ロジック回
路を構成可能な素子を含む基本回路セルが同一半導体基
板上に複数個配設され、マスタスライス法による配線形
成により所望の論理が構成されるようにされているもの
において、上記フリップフロップ回路内の上記同期信号
が入力されているゲート回路およびフリップフロップ回
路間の論理ゲート回路が、ノン・スレッショールド・ロ
ジック回路で構成されていることを特徴とする特許請求
の範囲第２項記載の論理集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266170A JPH0681035B2 (ja) | 1984-12-19 | 1984-12-19 | 論理集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59266170A JPH0681035B2 (ja) | 1984-12-19 | 1984-12-19 | 論理集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61144925A true JPS61144925A (ja) | 1986-07-02 |
| JPH0681035B2 JPH0681035B2 (ja) | 1994-10-12 |
Family
ID=17427238
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59266170A Expired - Lifetime JPH0681035B2 (ja) | 1984-12-19 | 1984-12-19 | 論理集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681035B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152213A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 論理集積回路 |
| JPS646753A (en) * | 1987-06-29 | 1989-01-11 | Yokogawa Electric Corp | Magnetic oximeter |
| JPS6420723A (en) * | 1987-07-15 | 1989-01-24 | Nec Corp | Semiconductor integrated circuit |
| JPH01167653A (ja) * | 1987-12-24 | 1989-07-03 | Yokogawa Electric Corp | 磁気式酸素計 |
-
1984
- 1984-12-19 JP JP59266170A patent/JPH0681035B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63152213A (ja) * | 1986-12-17 | 1988-06-24 | Hitachi Ltd | 論理集積回路 |
| JPS646753A (en) * | 1987-06-29 | 1989-01-11 | Yokogawa Electric Corp | Magnetic oximeter |
| JPS6420723A (en) * | 1987-07-15 | 1989-01-24 | Nec Corp | Semiconductor integrated circuit |
| JPH01167653A (ja) * | 1987-12-24 | 1989-07-03 | Yokogawa Electric Corp | 磁気式酸素計 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681035B2 (ja) | 1994-10-12 |
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