JPH0353317A - プリンタインタフェイス回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、上位装置からデータ送出信号が出力されたと
きにプリンタ側からこれに応答するための応答信号を出
力するために用いるプリンタインタフエイス回路に関す
る。

〔従来の技術〕

上位装置からデータ送出信号が送られてきたとき、これ
を受信したことを確認するための応答信号をプリンタ側
で送出することは広く行われている。従来、プリンタイ
ンタフェイス回路ではデータ送出信号が送られてくると
、プログラムタイマを用いて応答信号の送出タイミング
とその信号の送出時間を制御するようになっていた。

〔発明が解決しようとする課題〕

このように、従来では応答信号を生戊する際に、プリン
タインクフェイス回路はプログラムによって応答信号生
或の条件がそろったかどうかを調べ、この条件がそろっ
た時点からプログラム実行時間を利用したタイマによっ
て信号のパルス幅を設定していた。

このため、装置に応じて応答信号の送出タイミングやそ
のパルス幅を変更することができず、効率的なデータ転
送を行うことができないという問題があった。

そこで本発明の目的は、応答信号の送出されるタイミン
グやパルス幅を所望の値に変更することが可能なプリン
タインクフエイス回路を提供することにある。

〔課題を解決するための手段〕

本発明では、（ｉ）上位装置からのデータ送出信号の受
信によって起動され第１の時間を計時する第１のタイマ
と、（　ｉｉ　）この第１のタイマの計時終了によって
起動され第２の時間を計時する第２のタイマと、（　ｉ
ｉｉ　）第１および第２の時間をそれぞれ調整可能な時
間量として記憶した不揮発性メモリと、（ｉｖ）不揮発
性メモリに記憶されたこれらの時間をそれぞれ第１およ
び第２のタイマに設定する時間設定手段と、（ｖ）第１
のタイマの計時終了時にデータ送出信号に対する応答パ
ルスの送出を開始し、第２のタイマの計時終了までをそ
の応答パルスのパルス幅とする応答パルス作戊手段とを
ブリンクインタフエイス回路に具備させる。

すなわち本発明では、不揮発性メモリに格納する第１お
よび第２の時間に関するデータを調整することによって
、応答パルス作成手段の作成する応答パルスの開始タイ
ミングと、この応答パルスのパルス幅を調整することが
できるようにする。

〔実施例〕

以下、実施例につき本発明を詳細に説明する。

第１図は本発明の一実施例におけるプリンタインタフェ
イス回路の構或を表わしたものである。

この図に示したように、プリンタインクフェイス回路は
各種プログラムを実行するためのＣＰＵ（中央処理装置
〉　１１を備えている。ＣＰＵＩＩの第１の入カボー｝
Ｉ＋　　には、不揮発性メモリ１２が接続されている。

また第２の入カポー｝Ｉ２には、図示しない上位装置か
らデータ送出信号１３が供給されるようになっている。

第３の人力ポー｝Ｉ３　には、同じく上位装置からのデ
ータ信号１４が供給されるようになっている。

このＣＰＵＩＩの出力ポート０１　には、第１のタイマ
１５の入力端子ＩＮが接続されている。この第１のタイ
マ１５の出力端子ＯＵＴは、第２のタイマ１６の入力端
子ＩＮとオアゲー｝１７の一方の入力端子に接続されて
いる。第２のタイマ１６の出力端子ＯＵＴは、オアゲー
ト１７の他方の入力端子と接続されている。オアゲート
１７の出力端子は、フリップフロップ回路（ＦＦ）｝８
に供給され、その出力端子からは応答信号ｌ９が出力さ
れるようになっている。

以上のような構戒のプリンタインタフェイス回路で不揮
発性メモリ１２は、図示しない電池によってバックアッ
プされたＲＡＭ　（，ランダム・アクセス・メモリ〉か
ら構或されており、応答信号ｌ９の送出タイミングとそ
のパルス幅を設定するようになっている。このために、
不揮発性メモリ１２には第１ビット目から第３ビット目
のデータ″ｂｉｔｌ″〜“ｂｉｔ３″が格納されている
。ＣＰＵ　１１は電源の投入時に、この不揮発性メモリ
１２に格納されているこれらのデータ“ｂｉｔｌ”〜ｂ
ｉｔ３″を読み取り、第１ビット目のデータｂｉｔｌ”
を第１のタイマｌ５にセットする。第１のタイマ１５は
、応答信号１９の送出開始時間を計測するために用いら
れる。第２ビット目と第３ビット目のデータ“ｂｉｔ２
”、“ｂｉｔ３”は第２のタイマ１６にセットされる。

第２のタイマｌ６は、応答信号１９の送出緒了時間を計
測するために用いられる。

次に第２図を基にして、第１のタイマによる応答信号の
送出開始時間の計測制御についてまず説明する。

第２図ａは、データ送出信号の変化を表わしたものであ
る。前記したようにＣＰＵＩＩはデータ“ｂｉｔビ〜”
ｂｉｔ３”をそれぞれのタイマｌ５、１６にセットし、
上位装置からデータ送出信号ｌ３が送られてくるのを待
機している。データ送出信号１３が入カボー｝Ｉ２　で
受信されこれが時刻ｔで立ち上がると、ＣＰＵＩＩは第
３の入力ボートＩ３　の内容を読み込んでデータ信号ｌ
４を受信する。そして、ＣＰＵＩ　１は出力ボート○，
によって第１のタイマｌ５を起動させる。

起動された第１のタイマｌ５は、第１ビノト目のデータ
“ｂｉｔｌ”の内容が“ＯＦＦ”か“ＯＮ”かによって
それぞれ異なった時間を計測する。すなわち、゛○ＦＦ
”である場合には第２図ｂ−１に示したように時刻ｔ１
　から時間ＴＩ　だけ経過した時点で第１のタイマ１５
がカウントアップし、その出力端子ＯＵＴからパルス２
１−１を出力する。このパルス２１−１は第２のタイマ
１６に入力され、その設定された時間Ｔ２　後にその出
力端子○ＵＴからパルス２２−１を出力する（第２図ｂ
−２）。これらのパルス２１−１、２２−１はオアゲー
ト１７を共に通過してフリップフロップ回路１８に供給
される。フリップフロツプ回路１８は、最初に到来した
バルス２ｌ−１の立ち上がりによってその出力を反転さ
せ、次のパルス２２１の立ち上がりによってこれを元の
状態に復帰させることによって応答信号１％−１　（第
２図ｂ３）を出力する。

一方、第１ビット目のデータ“ｂｉｔｌ”の内容が“Ｏ
Ｎ”の場合には、第１のタイマ１５は時刻ｔから時間Ｔ
，だけ経過した時点でカウントアップし、その出力端子
ＯＵＴからパルス２１−２を出力する（第２図ｃ−１）
。本実施例ではこの時間Ｔ３　を時開Ｔ１　よりも長く
設定している。このため、第２のタイマｌ６にはそれだ
け遅延した段階でパルス２１−２が供給されることにな
る。第２のタイマ１６にセットされているデータが同一
のものと仮定すると、第２のタイマ１６はこのバルス２
１−２を入力してから時間Ｔ２　後にその出力端子ＯＵ
Ｔからバルス２２−２を出力する（第２図Ｃ−２）。こ
れらのパルス２１−｛、２２−１はオアゲート１７を通
過してフリップフロップ回路１８に供給されるので、プ
リップフロップ回路１８からは応答信号１９−１よりも
時間的に遅延した応答信号１９−２（第２図Ｃ−３）が
出力されることになる。

次に第３図を基にして、第２の゜タイマによる応答信号
のパルス幅の変更について説明する。

第２図で説明したようにデータ送出信号１３が人力ボー
トＩ２　で受信されこれが第３図ａに示したように時刻
ｔ１　で立ち上がると、この時点から第１のタイマ１５
が起動される。第１のタイマ１５のカウントアップされ
るまでの時間は第２図で示したように２種類に設定する
ことができるが、今これをＴ４　として一括して表示す
ることにする（第３図ｂ）。この場合、時刻ｔｌ　から
時間Ｔ，が経過した時点で第１のタイマ１５がカウント
アップし、その出力端子ＯＵＴからパルス２１３が出力
される。このパルス２１−３は第２のタイマ１６に人力
され、その設定された時間Ｔ５　後にその出力端子ＯＵ
Ｔからパルス２２−３が出・力される（第２図ｂ−２〉
。

ところで、この時間Ｔｓ　は第２のタイマ１６に設定さ
れた第２ビット目と第３ビット目のデータ“ｂｉｔ２”
、“ｂｉｔ３″によって変化する。すなわちデータ“ｂ
ｉｔ２”と“ｂｉｔ３”が共に“ＯＦＦ”の場合、すな
わちこれらのビットが“００”の場合には、第３図Ｃで
実線で示したようなパルス２２３が出力され、その結果
、フリップフロップ回路１８からは第３図ｄに示すよう
に最もパルス幅の長い応答信号１９−３が出力されるこ
とになる。

これに対して、”ｂｉｔ．”が“ＯＦＦ”でｂｉｔ３”
が“ＯＮ”の場合、すなわちこれらのビノトが“０１”
の場合には、時間Ｔ，が第３図Ｃで破線で示す１単位だ
け短くなるようなパルス２２３が出力される。この結果
、フリップフロップ回路１８からは第３図ｅに示すよう
に２番目にパルス幅の長い応答信号１９−４が出力され
ることになる。

次に“ｂｉｔ２”が“○Ｎ″で“ｂｉｔ３−が“ＯＦＦ
”の場合、すなわちこれらのビットが“１０”の場合に
は、時間Ｔ５　が第３図Ｃで破線で示す２単位だけ短く
なるようなパルス２２−３が出力される。この結果、フ
リンブフロップ回路ｌ８からは第３図ｆに示すように３
番目にパルス幅の長い応答信号ｌ９−５が出力される。

最後に″ｂｉｔ２　”と″ｂｉｔ３”が共に“○Ｎ″の
場合、すなわちこれらのビットが“１１”の場合には、
第３図Ｃで最左端の鎖線で示したようなパルス２２−３
が出力される結果、フリップフロップ回路ｌ８からは第
３図ｇに示すように最もパルス幅の短い応答信号ｌ９−
６が出力されることになる。

このように本実施例では、第１のタイマｌ５にセットさ
れたデータ“ｂｉｔｌ”によって応答信号１９の送出開
始時間が諷整され、第２のタイマｌ６にセットされたデ
ータ“ｂｉｔ，　”および“ｂｉｔ３”によって応答信
号１９の送出終了時間が４段階に調整されることになる
。また、これらのタイマにセットするデータのビット数
等を変更すれば、これよりも更に細かな調整も可能であ
る。

〔発明の効果〕

以上説明したように本発明によれば、第１および第２の
タイマを用いたハードウェアで応答信号の作成を行った
ので、ソフトウエアでこれらを行っていた従来のプリン
タインタフェイス回路に比べてＣＰＵの負担を軽減させ
ることができる。

これにより、上位装置とプリンタの間のデータ転送スピ
ードが速くなった場合でも、応答信号の出力をプログラ
ムの実行時間に無関係に行うことができ、データ転送ス
ピードを向上させることができる。

【図面の簡単な説明】 図面は本発明の一実施例を説明するためのもので、この
うち第１図はプリンタインクフエイス回路の構戊を示す
ブロック図、第２図はこの回路の応答信号送出のタイミ
ングの調整原理を示す各種波形図、第３図はこの回路の
応答信号のパルス幅の調整原理を示す各種波形図である
。 ｌ１・・・・・・ＣＰＵ，１２・・・・・・不揮発性メ
モリ、１３・・・・・・データ送出信号、 １５・・・・・・第１のタイマ、１６・・・・・・第２
のタイマ、１８・・・・・・フリップフロソプ回路、ｌ
９・・・・・・応答信号。

Claims (1)

1. 【特許請求の範囲】 上位装置からのデータ送出信号の受信によって起動され
   第１の時間を計時する第１のタイマと、この第１のタイ
   マの計時終了によって起動され第２の時間を計時する第
   ２のタイマと、 第１および第２の時間をそれぞれ調整可能な時間量とし
   て記憶した不揮発性メモリと、 不揮発性メモリに記憶されたこれらの時間をそれぞれ第
   １および第２のタイマに設定する時間設定手段と、 第１のタイマの計時終了時に前記データ送出信号に対す
   る応答パルスの送出を開始し、第２のタイマの計時終了
   までをその応答パルスのパルス幅とする応答パルス作成
   手段 とを具備することを特徴とするプリンタインタフエイス
   回路。