JPH11203104A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 バッファメモリに対する入出力データ数の関
係が周期的でない場合でも、小さな容量のバッファメモ
リ及び小さなハードウェア規模でバッファメモリに対す
るデータ入出力をコントロールすることができる。 【解決手段】 入力データ数をライトカウンタ４により
カウントし、出力データ数をライトカウンタ５によりカ
ウントし、メモリ制御回路６において、両カウンタのカ
ウント値の一致／不一致を比較するとともに、ライトカ
ウンタ４が一巡する際にセットされ、リードカウンタ５
が一巡する際にリセットされるフラグを生成し、上記の
比較結果及びフラグの値に基づいて、バッファメモリ２
がオーバーフローする直前の状態を検知したらデータ入
力を制限し、アンダーフローする直前の状態を検知した
らデータ出力を制限する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、メモリを用いて
データ転送速度の変換を行うメモリ制御装置に関する。

【０００２】

【従来の技術】図１０は従来のメモリ制御装置を示すブ
ロック回路図である。図１０のメモリ制御装置は、入力
されるデータを一度メモリに蓄えた後に入力時とは異な
るタイミングでメモリから読み出す。図１０において、
５１は入力端子、５２はＦＩＦＯメモリ、５３は出力端
子、５４はライトデータカウンタ、５５はリードデータ
カウンタである。

【０００３】次に動作について説明する。図１１は従来
のメモリ制御装置の動作タイミング図であり、ライン単
位で入力されるディジタル画像データを扱う場合の一例
である。図１１に示すように、入力端子１を介して連続
する１ライン分（７２０データ）のデータがＦＩＦＯメ
モリ５２に書き込まれる。このライン単位でＦＩＦＯメ
モリ５２に書き込まれたデータは１６データ毎に分割し
て読み出される。

【０００４】ＦＩＦＯメモリ５２に書き込まれるデータ
の数はライトデータカウンタ５４によってカウントさ
れ、１ラインの先頭を表すスタートパルスに同期して、
ＦＩＦＯメモリ５２に７２０個の連続するデータが書き
込まれるようにライトデータカウンタ５４によって制御
される。

【０００５】一方、スタートパルスから８クロック遅れ
てＦＩＦＯメモリ５２のデータが１６データ単位で読み
出されるようにリードデータカウンタ５５によって制御
される。データの読み出しにおいては、１６データ毎に
２クロック分のマスク期間が設けられている。

【０００６】図１１に示すように、画像データの場合は
１ライン７２０画素のデータが連続して入力されるが、
各ラインの間には８５８−７２０＝１３８クロック分の
ブランキング期間が存在する。このため、７２０画素連
続入力されるデータを１６データ毎に２クロック分のマ
スク期間を設けて読み出しても、ライン間のブランキン
グ期間で吸収することができる。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
のメモリ制御装置はＦＩＦＯメモリに書き込まれるデー
タ数とＦＩＦＯメモリから読み出されるデータ数がある
周期の時間内で同じであることを前提に構成されている
ため、ＦＩＦＯメモリへのデータの入出力の関係が周期
的でない場合はＦＩＦＯメモリへのデータのリード／ラ
イトの制御ができないという問題があった。

【０００８】この発明は、上記のような従来の問題を解
消するためになされたものであり、バッファメモリに対
する入出力データ数の関係が周期的でない場合でも、小
さな容量のバッファメモリ及び小さなハードウェア規模
でバッファメモリに対するデータ入出力をコントロール
することができるメモリ制御装置を提供することを目的
とする。

【０００９】

【課題を解決するための手段】請求項１の発明に係るメ
モリ制御装置は、入力データをカウントするｎビット幅
の入力側カウンタと、出力データをカウントするｎビッ
ト幅の出力側カウンタと、前記入力側カウンタと前記出
力側カウンタのカウント値を比較する手段と、前記入力
側カウンタが一巡する際にフラグを“１”にセットし、
前記出力側カウンタが一巡する際に前記フラグを“０”
にリセットする手段と、前記比較手段による比較結果と
前記フラグ値とに基づいて、前記入力側カウンタと前記
出力側カウンタのカウント値が一致し、かつ前記フラグ
が“１”になったことを検知すると前記バッファメモリ
へのデータの入力を制限する手段と、前記比較手段によ
る比較結果と前記フラグの値とに基づいて、前記入力側
カウンタと前記出力側カウンタのカウント値が一致し、
かつ前記フラグが“０”になったことを検知すると前記
バッファメモリからのデータの出力を制限する手段とを
有し、前記バッファメモリに対するデータの入出力をコ
ントロールする。

【００１０】請求項２の発明に係るメモリ制御装置は、
請求項１の発明に係るメモリ制御装置において、入力側
カウンタが、ｍ（ｍは２以上の整数）個のデータからな
る入力データブロックをカウントし、出力側カウンタが
ｍ個のデータからなる出力データブロックをカウント
し、前記バッファメモリに対するデータブロックの入出
力をコントロールする。

【００１１】請求項３の発明に係るメモリ制御装置は、
請求項１の発明に係るメモリ制御装置において、前記バ
ッファメモリが、シングルポートのメモリであり、前記
バッファメモリに対するデータの入出力経路を切り換え
る手段を有し、前記バッファメモリのシングルポートに
対するデータの入出力をコントロールする。

【００１２】

【発明の実施の形態】実施の形態１．次に、本発明の実
施の形態１について説明する。図１は本実施の形態１の
メモリ制御装置のブロック回路図である。図において、
１は信号生成回路、２はバッファメモリ、３は信号処理
回路、４はライトカウンタ、５はリードカウンタ、６は
メモリ制御回路である。

【００１３】信号生成回路１は、内部でディジタル信号
処理したデータを順次バッファメモリ２に入力し（書き
込み）、データを入力する際にライトカウンタ４にデー
タ入力信号を発行する。また、信号処理回路３は、バッ
ファメモリ２から出力させた（読み出した）データを信
号処理し、データを出力させる際にリードカウンタ５に
データ出力信号を発行する。また、バッファメモリ２
は、容量２ⁿ ビット以上のＦＩＦＯメモリにより構成さ
れており、信号生成回路１から入力されたデータを一時
的に記憶し、このデータを信号処理回路３に出力する。
上記のｎは、ライトカウンタ４及びリードカウンタ５の
ビット数であり、正の整数である。ここでは、バッファ
メモリ２の容量は、２⁸ ビットであるものとする（ｎ＝
８であるものとする）。なお、信号生成回路１はバッフ
ァメモリ２にデータを入力する回路であれば良く、信号
処理回路３はバッファメモリ２から出力されたデータを
入力とする回路であれば良い。また、信号生成回路１及
び信号処理回路３は、メモリ制御装置の外部に設けられ
ていても良い。

【００１４】ライトカウンタ４は、ｎビットのカウンタ
で構成されており、信号生成回路１からのデータ入力信
号をカウントアップすることによりバッファメモリ２に
入力されたデータ数をカウントし、ｎビットカウンタの
カウント値ＷＣＵＴと、ｎビットカウンタが一巡する際
に発生する（“０”から“１”となる）キャリービット
ＷＣＹとをメモリ制御回路６に出力する。また、リード
カウンタ５は、ライトカウンタ４と同様にｎビットのカ
ウンタで構成されており、信号処理回路３からのデータ
出力信号をカウントアップすることによりバッファメモ
リ２から出力されたデータ数をカウントし、ｎビットカ
ウンタのカウント値ＲＣＵＴと、ｎビットカウンタが一
巡する際に発生する（“０”から“１”となる）キャリ
ービットＲＣＹとをメモリ制御回路６に出力する。ここ
では、ライトカウンタ４及びリードカウンタ５は、８ビ
ットのカウンタであるものとしているので、ＷＣＵＴ及
びＲＣＵＴは、カウント値が”ＦＦ”から“０”に戻る
際に発行される。

【００１５】メモリ制御回路６は、ライトカウンタ４か
ら出力されるＷＣＵＴおよびＷＣＹと、リードカウンタ
５から出力されるＲＣＵＴおよびＲＣＹとに基づいて、
ライトカウンタ４が一巡してリードカウンタ５に追いつ
いたことを検知すると、信号生成回路１に対して入力ウ
エイト信号Ｗ−ＷＡＩＴを発行して信号生成回路１によ
るバッファメモリ２へのデータ入力をストップさせる。
また、リードカウンタ５がライトカウンタ４に追いつい
たことを検知すると、信号処理回路３に対して出力ウエ
イト信号Ｒ−ＷＡＩＴを発行して信号処理回路３による
バッファメモリ２からのデータ出力をストップさせる。
この場合、メモリ制御回路６は、これ以上バッファメモ
リ２にデータを入力しようとするとバッファメモリ２が
オーバーフローを起こす場合にバッファメモリ２へのデ
ータ入力をストップさせ、これ以上バッファメモリ２か
らデータを出力しようとするとバッファメモリ２がアン
ダーフローを起こす場合にバッファメモリ２からのデー
タ出力をストップさせる。

【００１６】図２はメモリ制御回路６の構成を示すブロ
ック回路図である。図２において、メモリ制御回路６
は、比較回路１１と、判別回路１２と、ライト制御回路
１３と、リード制御回路１４により構成されている。

【００１７】比較回路１１は、ＷＣＵＴとＲＣＵＴの値
をビット毎に比較するｎビットの比較回路であり、ＷＣ
ＵＴ＝ＲＣＵＴの場合は“１”、ＷＣＵＴ≠ＲＣＵＴの
場合は“０”を比較結果とし、この比較結果をそれぞれ
ライト制御回路１３とリード制御回路１４に出力する。

【００１８】判別回路１２は、追い越し判別フラグＴＦ
Ｆを記憶する１ビットレジスタ（ＴＦＦレジスタと称す
る）を備え、ＷＣＵＴの値が一巡する際に発行されるＷ
ＣＹが入力されるとＴＦＦを“１”にセットし、ＲＣＵ
Ｔの値が一巡する際に発行されるＲＣＹが入力されると
ＴＦＦを“０”にリセットし、このＴＦＦをそれぞれラ
イト制御回路１３とリード制御回路１４に出力する。な
お、判別回路１２は、電源が投入されたときやリセット
されたときにはＴＦＦを“０”に設定する。

【００１９】ライト制御回路１３は、比較回路１１から
の比較結果及び判別回路１２からのＴＦＦに基づいて、
ＷＣＵＴ＝ＲＣＵＴでかつＴＦＦ＝１の場合はライトカ
ウンタ４が一巡してリードカウンタ５に追いついている
ため、これ以上データをバッファメモリ２に入力すると
オーバーフローが起こると判断し、信号生成回路１に対
して入力ウエイト信号Ｗ−ＷＡＩＴを発行し（Ｗ−ＷＡ
ＩＴを“１”とし）、信号生成回路１によるバッファメ
モリ２へのデータ入力を停止させる。ＷＣＵＴ≠ＲＣＵ
ＴまたはＴＦＦ＝０の場合はＷ−ＷＡＩＴを発行しない
（Ｗ−ＷＡＩＴを“０”とする）。

【００２０】リード制御回路１４は、比較回路１１から
の比較結果及び判別回路１２からのＴＦＦに基づいて、
ＷＣＵＴ＝ＲＣＵＴでかつＴＦＦ＝０の場合はリードカ
ウンタ５がライトカウンタ４に追いついているため、こ
れ以上データをバッファメモリ２から読み出すとアンダ
ーフローが起こると判断し、信号処理回路３に対して出
力ウエイト信号Ｒ−ＷＡＩＴを発行し（Ｒ−ＷＡＩＴを
“１”とし）、信号生成回路１によるバッファメモリ２
からのデータ出力を停止させる。ＷＣＵＴ≠ＲＣＵＴま
たはＴＦＦ＝１の場合はＲ−ＷＡＩＴを発行しない（Ｒ
−ＷＡＩＴを“０”とする）。

【００２１】次に、動作を説明する。図３及び図４は、
本実施の形態１のメモリ制御装置の動作タイミング図で
あり、図３はＷ−ＷＡＩＴが発行される様子を示し、図
４はＲ−ＷＡＩＴが発行される様子を示す。図３及び図
４において、（ａ）はバッファメモリ２へのデータ入力
（データ書き込み）動作及びバッファメモリ２からのデ
ータ出力（データ読み出し）動作の基本クロック、
（ｂ）はバッファメモリ２への入力データ、（ｃ）及び
（ｄ）はライトカウンタ４によるＷＣＵＴ及びＷＣＹ、
（ｅ）はバッファメモリ２からの出力データ、（ｆ）及
び（ｇ）はリードカウンタ５によるＲＣＵＴ及びＲＣＹ
である。また、（ｈ）は判別回路１２によるＴＦＦ、
（ｉ）は比較回路１１による比較結果、（ｊ）はライト
制御回路１３によるＷ−ＷＡＩＴ、（ｋ）はリード制御
回路１４によるＲ−ＷＡＩＴである。

【００２２】図３においては、データＤ０〜Ｄ２０１が
信号生成回路１からバッファメモリ２に連続的に順次入
力される。また、データＤ２０１の入力期間の次の２ク
ロック期間においては、ライト制御回路１３により入力
ウエイト信号Ｗ−ＷＡＩＴが発行され（Ｗ−ＷＡＩＴ＝
１となり）、信号生成回路１によるデータ入力が制限さ
れるので、バッファメモリ２にはデータが入力されない
（（ｂ）参照）。ライトカウンタ４による入力データ数
のカウント値ＷＣＵＴは、データＤ０〜ＤＦＦの入力期
間において“０”から“ＦＦ”へ順次インクリメントさ
れていき、データＤ１００が入力されると一巡して
“０”に戻り、データＤ１００〜Ｄ１ＦＦの入力期間に
おいて再び順次インクリメントされ、データＤ２００が
入力されると再び一巡して“０”に戻り、データ２０１
が入力されると“１”にインクリメントされ、データ２
０１の入力期間の次の２クロック期間において“１”に
保持される（（ｃ）参照）。ライトカウンタ４による入
力データカウントのキャリービットＷＣＹは、ＷＣＵＴ
が“ＦＦ”となるデータＤＦＦ及びＤ１ＦＦの入力期間
においてそれぞれ“１”となる（（ｄ）参照）。

【００２３】データＤ０、Ｄ１、Ｄ１０４〜Ｄ２０１の
入力期間においては信号処理回路３はバッファメモリ２
にデータの出力を要求せず、従ってバッファメモリ２か
らデータが出力されない。データＤ２〜Ｄ１０３の入力
期間においては信号処理回路３からの要求によりバッフ
ァメモリ２からデータＤ０〜Ｄ１０１が連続的に順次出
力される。また、データＤ２０１の入力期間から２クロ
ック期間後にバッファメモリ２からデータＤ１０２が出
力される（（ｅ）参照）。リードカウンタ５による出力
データ数のカウント値ＲＣＵＴは、データＤ０〜ＤＦＦ
の出力期間において“０”から“ＦＦ”へ順次インクリ
メントされていき、データＤ１００が出力されると一巡
して“０”に戻り、データＤ１０１が出力されると
“１”にインクリメントされ、データＤ１０２が出力さ
れるまでの期間“１”に保持され、データＤ１０２が出
力されると“２”にインクリメントされる（（ｆ）参
照）。リードカウンタ５による出力データカウントのキ
ャリービットＲＣＹは、ＲＣＵＴが“ＦＦ”となるデー
タＤＦＦの出力期間（データＤ１０１の入力期間）にお
いて“１”となる（（ｇ）参照）。

【００２４】判定回路１２による追い越し判別フラグＴ
ＦＦは、データＤＦＦの入力期間のＷＣＹによりデータ
Ｄ１００が入力されると“１”にセットされ、データＤ
ＦＦの出力期間のＲＣＹによりデータＤ１００が出力さ
れると“０”にリセットされ、データＤ１ＦＦの入力期
間のＷＣＹによりデータＤ２００が入力されると“１”
にセットされる（（ｈ）参照）。比較回路１１による比
較結果は、データＤ０〜Ｄ２００の入力期間においては
ＷＣＵＴ≠ＲＣＵＴなので“０”であり、データＤ２０
１が入力されるとＷＣＵＴが“１”にインクリメントさ
れ、ＷＣＵＴ＝ＲＣＵＴとなるのでデータＤ２０１の入
力期間の次のクロック期間で“１”に変化し、データＤ
１０２が出力されるとＲＣＵＴが“２”にインクリメン
トされ、ＷＣＵＴ≠ＲＣＵＴとなるのでデータＤ１０２
の出力期間の次のクロック期間で“０”に戻る（（ｉ）
参照）。

【００２５】ライト制御回路１３による入力ウエイト信
号Ｗ−ＷＡＩＴは、ＴＦＦ＝１かつＷＣＵＴ＝ＲＣＵＴ
（比較結果が“１”）となる期間、すなわちデータＤ２
０１の入力期間の次のクロック期間及びデータＤ１０２
の出力期間において“１”となり（（ｊ）参照）、これ
により信号生成回路１からのデータ入力が制限される。
なお、リード制御回路１４による出力ウエイト信号Ｒ−
ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ＝ＲＣＵＴとなる
期間がないので常に“０”であり（（ｋ）参照）、従っ
て信号処理回路３は制限を受けない。

【００２６】図４においては、データＤ０〜Ｄ１０２が
信号生成回路１からバッファメモリ２に連続的に順次入
力される。また、データＤ１０２の入力期間の次の３ク
ロック期間においては信号生成回路１はバッファメモリ
２にデータを入力しない。また、データ１０２の入力期
間から４クロック期間後にバッファメモリ２にデータＤ
１０３が入力される（（ｂ）参照）。データＤ０〜Ｄ１
０２の入力期間における（ｃ）〜（ｋ）の波形は図３と
同じである。

【００２７】ＷＣＵＴは、データＤ１０２の入力期間の
次の３クロック期間において“２”に保持され、データ
Ｄ１０３が入力されると“３”にインクリメントされる
（（ｃ）参照）。ＷＣＹは、データＤ１００の入力期間
以降において“０”に保持される（（ｄ）参照）。

【００２８】データＤ１００の出力期間の次の２クロッ
ク期間においてデータＤ１０１及びＤ１０２がバッファ
メモリ２から連続的に順次出力される。また、データＤ
１０２の出力期間の次の２クロック期間においては、リ
ード制御回路１４により出力ウエイト信号Ｒ−ＷＡＩＴ
が発行され（Ｒ−ＷＡＩＴ＝１となり）、信号処理回路
３によるデータの出力要求が制限されるので、バッファ
メモリ２からはデータが出力されない（（ｅ）参照）。
ＲＣＵＴは、データＤ０〜ＤＦＦの出力期間において
“０”から“ＦＦ”へ順次インクリメントされていき、
データＤ１０１が出力されると“１”にインクリメント
され、データＤ１０２が出力され“２”にインクリメン
トされ、データＤ１０２の出力期間の次の２クロック期
間において“２”に保持される（（ｆ）参照）。ＲＣＹ
は、データＤ１００の出力期間以降において“０”に保
持される（（ｇ）参照）。

【００２９】追い越し判別フラグＴＦＦは、データＤ１
０２の入力期間（データＤ１００の出力期間）以降にお
いて“０”にリセットされている（（ｈ）参照）。比較
回路１１による比較結果は、データＤ０〜Ｄ２００の入
力期間においてはＷＣＵＴ≠ＲＣＵＴなので“０”であ
り、データＤ１０２が出力されるとＲＣＵＴが“２”に
インクリメントされ、ＷＣＵＴ＝ＲＣＵＴとなるのでデ
ータＤ１０２の出力期間の次のクロック期間で“１”に
変化し、データＤ１０３が入力されるとＷＣＵＴが
“３”にインクリメントされ、ＷＣＵＴ≠ＲＣＵＴとな
るのでデータＤ２０１の入力期間の次のクロック期間で
“０”に戻る（（ｉ）参照）。

【００３０】Ｒ−ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ
＝ＲＣＵＴ（比較結果が“１”）となる期間、すなわち
データＤ１０２の出力期間の次のクロック期間及びデー
タＤ２０１の入力期間において“１”となり（（ｋ）参
照）、これにより信号処理回路３によるデータの出力要
求が制限される。なお、Ｗ−ＷＡＩＴは、ＴＦＦ＝１か
つＷＣＵＴ＝ＲＣＵＴとなる期間がないので常に“０”
であり（（ｊ）参照））、従って信号生成回路１は制限
を受けない。

【００３１】以上の様に実施の形態１によれば、入力デ
ータ数及び出力データ数をそれぞれライトカウンタ４及
びリードカウンタ５によりカウントし、ライトカウンタ
４のカウント値ＷＣＵＴとリードカウンタ５のカウント
値ＲＣＵＴの一致／不一致を比較回路１１により比較す
るとともに、判別回路１２によりライトカウンタ４が一
巡する際に“１”にセットされリードカウンタ５が一巡
する際に“０”にリセットされる追い越し判別フラグＴ
ＦＦを生成し、比較回路１１による比較結果及び追い越
し判別フラグＴＦＦに基づいて、リード制御回路１３に
よりバッファメモリ２がオーバーフローする直前の状態
を検知してデータ入力を制限し、ライト制御回路１４に
よりバッファメモリ２がアンダーフローする直前の状態
を検知してデータ出力を制限するようにしたことによ
り、バッファメモリ２に対する非同期の入出力データの
制御を小さなバッファメモリ容量で実現することができ
る。さらに、簡単なアルゴリズムでバッファメモリ２の
状態を検知することができるので、バッファメモリ２に
対する非同期の入出力データの制御を小さなハードウェ
ア規模で実現することができるとともに、判定に要する
時間が短く、高速動作が可能なメモリ制御装置を実現す
ることができる。

【００３２】なお、上記実施の形態１では、バッファメ
モリ２にＦＩＦＯメモリを使ったが、必ずしもＦＩＦＯ
メモリである必要はなく、デュアルポートメモリを使っ
ても良い。また、上記実施の形態１では、バッファメモ
リ２に対するデータの入出力を同一のクロックにより行
ったが、必ずしも同一のクロックを用いる必要はなく、
データ書き込みとデータ読み出しに速度の異なる別々の
クロックを用いても良い。

【００３３】実施の形態２．次に、本発明の実施の形態
２について説明する。上記実施の形態１ではデータのコ
ントロールを１データ毎に行っていたが、ｍ（ｍは２以
上の整数）個の連続するデータからなるデータブロッ
ク、例えば画像データのようにデータが連続するデータ
ブロックをライン単位で構成している場合は、バッファ
メモリのデータをライン単位で管理することによりアル
ゴリズムを簡略化することができる。実施の形態２のメ
モリ制御装置は、ライン単位のデータブロックを扱うも
のである。ここでは、１ライン分のデータ数ｍを５１０
とする。なお、１ライン分の連続する５１０個のデータ
Ｄ０〜Ｄ１ＦＥ（データブロック）を、単にラインデー
タと称することとする。

【００３４】本実施の形態２のメモリ制御装置のブロッ
ク回路図は、基本的には図１及び図２と同じであるが、
以下の点が異なる。信号生成回路１は、ｍ個の連続する
データからなるラインデータをバッファメモリ２に入力
し、１ラインの最後のデータを入力した時点でライトカ
ウンタ４にラインデータ入力終了信号ＷＥＮＤを発行す
る。信号処理回路３は、ｍ個の連続するデータからなる
ラインデータをバッファメモリ２から出力させ、１ライ
ンの最後のデータを出力させた時点でリードカウンタ５
にラインデータ出力終了信号ＲＥＮＤを発行する。ま
た、ライトカウンタ４はＷＥＮＤをカウントアップする
ことにより、バッファメモリ２に入力されるラインデー
タ数をカウントするものとする。リードカウンタ５はＲ
ＥＮＤをカウントアップすることにより、バッファメモ
リ２から出力されるラインデータ数をカウントするもの
とする。また、ライトカウンタ４及びリードカウンタ５
は２ビットのカウンタであるものとし、比較回路１１も
２ビットの比較回路であるものとする（ｎ＝２とす
る）。従ってバッファメモリ２の容量は、１ラインのデ
ータ個数ｍ×２² ビット以上であれば良く、ここではｍ
×２² ビットであるものとする。また、メモリ制御回路
６は、ライトカウンタ４及びリードカウンタ５からのＷ
ＣＵＴ、ＲＣＵＴ、ＷＣＹ，ＲＣＹに基づいて、バッフ
ァメモリ２のラインデータを管理する。

【００３５】次に、動作を説明する。図５及び図６は本
実施の形態２のメモリ制御装置の動作タイミング図であ
り、図５はＷ−ＷＡＩＴが発行される様子を示し、図６
はＲ−ＷＡＩＴが発行される様子を示す。図５及び図６
において、（ａ）は基本クロック、（ｂ）は入力デー
タ、（ｃ）はラインデータ入力終了信号ＷＥＮＤ、
（ｄ）は入力ラインデータ数のカウント値ＷＣＵＴ、
（ｅ）はＷＣＵＴのキャリービットＷＣＹ、（ｆ）は出
力データ、（ｇ）はラインデータ出力終了信号ＲＥＮ
Ｄ、（ｈ）は出力ラインデータ数のカウント値ＲＣＵ
Ｔ、（ｉ）はＲＣＵＴのキャリービットＲＣＹ、（ｊ）
は追い越し判別フラグＴＦＦ、（ｋ）は比較回路１１に
よる比較結果、（ｌ）は入力ウエイト信号Ｗ−ＷＡＩ
Ｔ、（ｍ）は出力ウエイト信号Ｒ−ＷＡＩＴである。

【００３６】図５においては、１ライン分のラインデー
タＤ０〜Ｄ１ＦＥが信号生成回路１からバッファメモリ
２に間隔をおいて順次入力される（（ｂ）参照）。ＷＥ
ＮＤは、各ラインデータの最後のデータＤ１ＦＥの入力
期間においてそれぞれ“１”となる（（ｃ）参照）。Ｗ
ＣＵＴは、４Ｎ＋２（Ｎは正の整数）ライン目のデータ
Ｄ１ＦＥの入力が終了すると“２”から“３”にインク
リメントされ、４Ｎ＋３ライン目のデータＤ１ＦＥの入
力が終了すると一巡して“０”に戻り、４Ｎ＋４ライン
目のデータＤ１ＦＥの入力が終了すると“１”にインク
リメントされる（（ｄ）参照）。ＷＣＹは、ＷＣＵＴが
“３”から“０”に戻る４Ｎ＋３ライン目のデータＤ１
ＦＥの入力期間において“１”となる（（ｅ）参照）。

【００３７】また、１ライン分のラインデータが信号処
理回路３からの要求によりバッファメモリ２から間隔を
おいて順次出力される。なお、出力されるラインデータ
は、同時に入力されるラインデータよりも前にバッファ
メモリ２に入力されたデータである。また、４Ｎ＋４ラ
イン目のラインデータの入力期間においては、信号処理
回路３はバッファメモリ２にデータの出力を要求せず、
従ってバッファメモリ２からラインデータが出力されな
い（（ｆ）参照）。ＲＥＮＤは、各ラインデータの最後
のデータＤ１ＦＥの出力期間においてそれぞれ“１”と
なる（（ｇ）参照）。ＲＣＵＴは、４Ｎ−１ライン目の
データＤ１ＦＥの出力が終了すると一巡して“３”から
“０”に戻り、４Ｎライン目のデータＤ１ＦＥの出力が
終了すると“１”にインクリメントされる（（ｈ）参
照）。ＲＣＹは、ＲＣＵＴが“３”から“０”に戻る４
Ｎ−１ライン目のデータＤ１ＦＥの出力期間において
“１”となる（（ｉ）参照）。

【００３８】追い越し判定フラグＴＦＦは、４Ｎ−１ラ
イン目の出力期間のＲＣＹによりデータＤ１ＦＥの出力
が終了すると“１”から“０”にリセットされ、４Ｎ＋
３ライン目の入力期間のＷＣＹによりデータＤ１ＦＥの
入力が終了すると“１”にセットされる（（ｊ）参
照）。比較回路１１による比較結果は、４Ｎ＋４ライン
目の入力期間が終了するまでＷＣＵＴ≠ＲＣＵＴなので
“０”であり、４Ｎ＋４ライン目の入力期間が終了する
とＷＣＵＴが“１”にインクリメントされ、ＷＣＵＴ＝
ＲＣＵＴとなるので“１”に変化する（（ｋ）参照）。

【００３９】入力ウエイト信号Ｗ−ＷＡＩＴは、ＴＦＦ
＝１かつＷＣＵＴ＝ＲＣＵＴ（比較結果が“１”）とな
る期間、すなわち４Ｎ＋４ライン目の入力期間が終了し
た後の期間において“１”となり（（ｌ）参照）、これ
により信号生成回路１からのデータ入力が制限される。
なお、出力ウエイト信号Ｒ−ＷＡＩＴは、ＴＦＦ＝０か
つＷＣＵＴ＝ＲＣＵＴとなる期間がないので常に“０”
であり（（ｍ）参照）、従って信号処理回路３は制限を
受けない。

【００４０】図６においては、１ライン分のラインデー
タが間隔をおいて順次入力される（（ｂ）参照）。ＷＥ
ＮＤは、各ラインデータの最後のデータＤ１ＦＥの入力
期間においてそれぞれ“１”となる（（ｃ）参照）。Ｗ
ＣＵＴは、４Ｎ＋３ライン目のデータＤ１ＦＥの入力が
終了すると一巡して“３”から“０”に戻り、４Ｎ＋４
ライン目のデータＤ１ＦＥの入力が終了すると“１”に
インクリメントされる（（ｄ）参照）。ＷＣＹは、ＷＣ
ＵＴが“３”から“０”に戻る４Ｎ＋３ライン目のデー
タＤ１ＦＥの入力期間において“１”となる（（ｅ）参
照）。

【００４１】また、１ライン分のラインデータが間隔を
おいて順次出力される（（ｆ）参照）。ＲＥＮＤは、各
ラインデータのデータＤ１ＦＥの出力期間においてそれ
ぞれ“１”となる（（ｇ）参照）。ＲＣＵＴは、４Ｎ＋
２ライン目のデータＤ１ＦＥの出力が終了すると“２”
から“３”にインクリメントされ、４Ｎ＋３ライン目の
データＤ１ＦＥの出力が終了すると一巡して“３”から
“０”に戻り、４Ｎ＋４ライン目のデータＤ１ＦＥの出
力が終了すると“１”にインクリメントされる（（ｈ）
参照）。ＲＣＹは、ＲＣＵＴが“３”から“０”に戻る
４Ｎ＋３ライン目のデータＤ１ＦＥの出力期間において
“１”となる（（ｉ）参照）。

【００４２】追い越し判定フラグＴＦＦは、４Ｎ＋３ラ
イン目の入力期間のＷＣＹによりデータＤ１ＦＥの入力
が終了すると“０”から“１”にセットされ、４Ｎ＋３
ライン目の出力期間のＲＣＹによりデータＤ１ＦＥの出
力が終了すると“０”にリセットされる（（ｊ）参
照）。比較回路１１による比較結果は、４Ｎ＋４ライン
目の出力期間が終了するまでＷＣＵＴ≠ＲＣＵＴなので
“０”であり、４Ｎ＋４ライン目の出力期間が終了する
とＲＣＵＴが“１”にインクリメントされ、ＷＣＵＴ＝
ＲＣＵＴとなるので“１”に変化する（（ｋ）参照）。

【００４３】出力ウエイト信号Ｒ−ＷＡＩＴは、ＴＦＦ
＝０かつＷＣＵＴ＝ＲＣＵＴ（比較結果が“１”）とな
る期間、すなわち４Ｎ＋４ライン目の出力期間が終了し
た後の期間において“１”となり（（ｍ）参照）、これ
により信号処理回路３によるデータの出力要求が制限さ
れる。なお、入力ウエイト信号Ｗ−ＷＡＩＴは、ＴＦＦ
＝１かつＷＣＵＴ＝ＲＣＵＴとなる期間がないので常に
“０”であり（（ｌ）参照）、従って信号生成回路１は
制限を受けない。

【００４４】以上の様に実施の形態２によれば、上記実
施の形態１と同様に非同期で入出力されるｍ個の連続す
るデータからなるラインデータの制御を小さなバッファ
メモリ容量で実現することができ、高速動作が可能なメ
モリ制御装置を実現することができるとともに、入出力
ラインデータ数をリードカウンタ４及びライトカウンタ
５によりカウントするようにしたことにより、ハードウ
ェア規模を上記実施の形態１よりもさらに小さくするこ
とができる。

【００４５】実施の形態３．次に、本発明の実施の形態
３について説明する。図７は本実施の形態２のメモリ制
御装置のブロック回路図である。図において、１は信号
生成回路、７はバッファメモリ、８はセレクタ回路、３
は信号処理回路、４はライトカウンタ、５はリードカウ
ンタ、９はメモリ制御回路である。なお、図７におい
て、図１と同じものには同じ符号を付してある。図７の
メモリ制御装置は、図１のメモリ制御装置において、バ
ッファメモリ２及びメモリ制御回路６をそれぞれバッフ
ァメモリ７及びメモリ制御回路９とし、セレクタ回路８
を設けたものである。

【００４６】バッファメモリ７は、シングルポートのＤ
ＲＡＭにより構成されている。また、セレクタ回路８
は、バッファメモリ７のデータ入出力ポートを信号生成
回路１または信号処理回路３に切り換え接続する。すな
わち、セレクタ回路８はバッファメモリ７のデータ入出
力経路（リード／ライト方向）を切り換える。

【００４７】メモリ制御回路９は、上記実施の形態１の
メモリ制御回路６と同様に、ライトカウンタ４から出力
されるＷＣＵＴおよびＷＣＹと、リードカウンタ５から
出力されるＲＣＵＴおよびＲＣＹとに基づいて、バッフ
ァメモリ２に入力されバッファメモリ２から出力されて
いないデータの個数を管理し、入力ウエイト信号Ｗ−Ｗ
ＡＩＴ及び出力ウエイト信号Ｒ−ＷＡＩＴにより信号生
成回路１及び信号処理回路３の動作を制限する。さら
に、メモリ制御回路９は、１データ毎にバッファメモリ
７のライトアドレスとリードアドレスを生成してバッフ
ァメモリ７に出力すると同時に、セレクタ回路８を制御
する。すなわち、上記のライトアドレスをライトカウン
タ４から出力されるＷＣＵＴから生成し、上記のリード
アドレスをリードカウンタ５から出力されるＲＣＵＴか
ら生成し、セレクタ回路８によるデータのリード／ライ
ト方向の切り換えを入力データ及び出力データのサンプ
リング周波数の２倍のクロックに同期して行う。

【００４８】図８はメモリ制御回路９の構成を示すブロ
ック回路図である。図８において、メモリ制御回路９
は、比較回路１１と、判別回路１２と、ライト制御回路
１３と、リード制御回路１４と、アドレス生成回路２５
により構成されている。なお、図８において、図２と同
じものには同じ符号を付してある。メモリ制御回路９
は、図２のメモリ制御回路において、アドレス生成回路
２５を設けたものである。アドレス生成回路２５は、入
力データ及び出力データのサンプリング周波数の２倍の
クロックＷ／Ｒを生成し、セレクタ回路８及びバッファ
メモリ７に出力するとともに、入力データのカウント値
ＷＣＵＴ及び出力データのカウント値ＲＣＵＴに基づい
てライトアドレス及びリードアドレスを生成し、これら
のアドレスをバッファメモリ７に出力する。ここでは、
セレクタ回路８はクロックＷ／Ｒの立ち上がりでバッフ
ァメモリ７のデータ入出力ポートを信号生成回路１側に
切り換え、クロックＷ／Ｒの立ち下がりでデータ入出力
ポートを信号処理回路３側に切り換えるものとする。ま
た、バッファメモリ７は、クロックＷ／Ｒがハイレベル
である期間においてデータライト動作をし、クロックＷ
／Ｒがローレベルである期間において立ち下がりにおい
てデータリード動作をするものとする。

【００４９】次に、動作を説明する。図９は本実施の形
態３のメモリ制御装置の動作タイミング図である。図９
において、（ａ）はバッファメモリ７のライトデータ
（入力データのライトタイミング）、（ｂ）は入力デー
タ数のカウント値ＷＣＵＴ、（ｃ）はＷＣＵＴのキャリ
ービットＷＣＹ、（ｄ）はアドレス生成回路２５による
クロックＷ／Ｒ、（ｅ）はバッファメモリ７からの出力
データ（記憶データのリードタイミング）、（ｆ）は出
力データ数のカウント値ＲＣＵＴ、（ｇ）はＲＣＵＴの
キャリービットＲＣＹ、（ｈ）は追い越し判別フラグＴ
ＦＦ、（ｉ）は比較回路１１による比較結果、（ｊ）は
入力ウエイト信号Ｗ−ＷＡＩＴ、（ｋ）は出力ウエイト
信号Ｒ−ＷＡＩＴである。

【００５０】図９において、信号生成回路１からバッフ
ァメモリ７にデータが入力される場合には、クロックＷ
／Ｒの立ち上がりに同期して入力データがバッファメモ
リ７に書き込まれる。また、信号処理回路３からデータ
の出力要求がある場合には、クロックＷ／Ｒの立ち立ち
下がりに同期してバッファメモリ７からデータが読み出
される（（ａ）、（ｄ）、（ｅ）参照）。

【００５１】また、ＷＣＵＴ、ＲＣＵＴ、ＷＣＹ、ＲＣ
Ｙ、ＴＦＦ、比較回路１１による比較結果、Ｗ−ＷＡＩ
Ｔ、Ｒ−ＷＡＩＴの所作は、上記実施の形態１と同様で
ある。ＷＣＵＴ及びＲＣＵＴは、それぞれデータの入出
力に応じてインクリメントされ、”ＦＦ”になると次の
データの入出力で“０”に戻る（（ｂ）、（ｆ）参
照）。ＷＣＹ及びＲＣＹは、ＷＣＵＴ、ＲＣＵＴが”Ｆ
Ｆ”である期間においてそれぞれ“１”となる
（（ｃ）、（ｇ）参照）。追い越し判別フラグＴＦＦ
は、ＷＣＹが“１”になると“１”にセットされ、ＲＣ
Ｙが“０”になると“０”にリセットされる（（ｈ）参
照）。比較回路１１による比較結果は、ＷＣＵＴ≠ＲＣ
ＵＴのとき“０”となり、ＷＣＵＴ＝ＲＣＵＴのとき
“１”となる（（ｉ）参照）。入力ウエイト信号Ｗ−Ｗ
ＡＩＴは、ＴＦＦ＝１かつＷＣＵＴ＝ＲＣＵＴとなる期
間において“１”となり（（ｊ）参照）、これにより信
号生成回路１からのデータ入力が制限される。出力ウエ
イト信号Ｒ−ＷＡＩＴは、ＴＦＦ＝０かつＷＣＵＴ＝Ｒ
ＣＵＴとなる期間において“１”となり（（ｋ）参
照）、これにより信号処理回路３によるデータの出力要
求が制限される。

【００５２】以上の様に実施の形態３によれば、上記実
施の形態１と同様に非同期で入出力されるデータの制御
を小さなバッファメモリ容量及び小さなハードウェア規
模で実現することができ、高速動作が可能なメモリ制御
装置を実現することができるとともに、シングルポート
のメモリを用いたことにより、安価なメモリ制御装置を
実現することができる。

【００５３】なお、上記実施の形態３では、バッファメ
モリ７にシングルポートのＤＲＡＭを使ったが、必ずし
もＤＲＡＭである必要はなく、ＳＲＡＭ等のメモリを使
っても良い。また、上記実施の形態３では、１データ単
位でバッファメモリ７のリード／ライト方向を切り換え
ていたが、必ずしも１データ単位である必要はなく、任
意のデータ単位で切り換えるようにしても良い。

【００５４】

【発明の効果】請求項１の発明に係るメモリ制御装置に
よれば、入出力データ数をそれぞれ入力側カウンタ及び
出力側カウンタによりカウントし、両カウンタのカウン
ト値を比較するとともに、入力側カウンタが一巡する際
に“１”にセットされ出力側カウンタが一巡する際に
“０”にリセットされるフラグを生成し、カウント値の
比較結果及びフラグの値に基づいて、両カウント値が一
致し、かつフラグが“１”になったことを検知するとデ
ータ入力を制限し、両カウント値が一致し、かつフラグ
が“０”になったことを検知するとデータ出力を制限す
るようにしたことにより、非同期で入出力されるデータ
の制御を小さなバッファメモリ容量で実現することがで
きるという効果がある。また、データの入出力を制限す
るか否かを簡単なアルゴリズムで判定することができる
ので、非同期で入出力されるデータの制御を小さなハー
ドウェア規模で実現することができるとともに、判定に
要する時間が短く、高速動作が可能なメモリ制御装置を
実現することができるという効果がある。

【００５５】請求項２の発明に係るメモリ制御装置によ
れば、非同期で入出力されるｍ個のデータからなるデー
タブロックの制御を小さなバッファメモリ容量で実現す
ることができるとともに、入出力データブロック数を入
力側カウンタ及び出力側カウンタによりカウントするよ
うにしたことにより、ハードウェア規模をさらに小さく
することができるという効果がある。

【００５６】請求項３の発明に係るメモリ制御装置によ
れば、非同期で入出力されるデータの制御を小さなバッ
ファメモリ容量及び小さなハードウェア規模で実現する
ことができ、高速動作が可能なメモリ制御装置を実現す
ることができるとともに、シングルポートのメモリを用
いたことにより、安価なメモリ制御装置を実現すること
ができるという効果がある。

【図面の簡単な説明】

【図１】 本発明の実施の形態１のメモリ制御装置の構
成を示すブロック回路図である。

【図２】 本発明の実施の形態１におけるメモリ制御回
路の構成を示すブロック回路図である。

【図３】 本発明の実施の形態１のメモリ制御装置の動
作タイミング図である。

【図４】 本発明の実施の形態１のメモリ制御装置の動
作タイミング図である。

【図５】 本発明の実施の形態２のメモリ制御装置の動
作タイミング図である。

【図６】 本発明の実施の形態２のメモリ制御装置の動
作タイミング図である。

【図７】 本発明の実施の形態３のメモリ制御装置の構
成を示すブロック回路図である。

【図８】 本発明の実施の形態３におけるメモリ制御回
路の構成を示すブロック回路図である。

【図９】 本発明の実施の形態３のメモリ制御装置の動
作タイミング図である。

【図１０】 従来のメモリ制御装置の構成を示すブロッ
ク回路図である。

【図１１】 従来のメモリ制御装置の動作タイミング図
である。

【符号の説明】

２，７ バッファメモリ、 ４ ライトカウンタ、 ５
リードカウンタ、６，９ メモリ制御回路、 １０
比較回路、 １１ 比較回路、 １２ 判別回路、 １
３ ライト制御回路、 １４ リード制御回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 入力されたデータをバッファメモリに一
   時的に記憶し、入力されたデータとは異なるタイミング
   で前記バッファメモリからデータを出力するメモリ制御
   装置において、 入力データをカウントするｎ（ｎは正の整数）ビット幅
   の入力側カウンタと、 出力データをカウントするｎビット幅の出力側カウンタ
   と、 前記入力側カウンタと前記出力側カウンタのカウント値
   を比較する手段と、 前記入力側カウンタが一巡する際にフラグを“１”にセ
   ットし、前記出力側カウンタが一巡する際に前記フラグ
   を“０”にリセットする手段と、 前記比較手段による比較結果と前記フラグ値とに基づい
   て、前記入力側カウンタと前記出力側カウンタのカウン
   ト値が一致し、かつ前記フラグが“１”になったことを
   検知すると前記バッファメモリへのデータの入力を制限
   する手段と、 前記比較手段による比較結果と前記フラグ値とに基づい
   て、前記入力側カウンタと前記出力側カウンタのカウン
   ト値が一致し、かつ前記フラグが“０”になったことを
   検知すると前記バッファメモリからのデータの出力を制
   限する手段とを有することを特徴としたメモリ制御装
   置。
2. 【請求項２】 請求項１記載のメモリ制御装置におい
   て、 入力されたｍ（ｍは２以上の整数）個のデータからなる
   データブロックをバッファメモリに一時的に記憶し、入
   力されたデータとは異なるタイミングで前記バッファメ
   モリから前記データブロックを出力し、 前記入力側カウンタが、前記入力データブロックをカウ
   ントし、 前記出力側カウンタが、前記出力データブロックをカウ
   ントすることを特徴としたメモリ制御装置。
3. 【請求項３】 請求項１記載のメモリ制御装置におい
   て、 前記バッファメモリが、シングルポートのメモリであ
   り、 前記バッファメモリに対するデータの入出力経路を切り
   換える手段を有することを特徴としたメモリ制御装置。