JPH0353563B2 - - Google Patents
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- JPH0353563B2 JPH0353563B2 JP57214652A JP21465282A JPH0353563B2 JP H0353563 B2 JPH0353563 B2 JP H0353563B2 JP 57214652 A JP57214652 A JP 57214652A JP 21465282 A JP21465282 A JP 21465282A JP H0353563 B2 JPH0353563 B2 JP H0353563B2
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- Hall/Mr Elements (AREA)
- Indicating Measured Values (AREA)
- Measurement Of Length, Angles, Or The Like Using Electric Or Magnetic Means (AREA)
- Transmission And Conversion Of Sensor Element Output (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、位置制御および速度制御等に検出器
として用いられる磁気パルスエンコーダ用の磁気
抵抗効果素子が装着された回路板に関する。
として用いられる磁気パルスエンコーダ用の磁気
抵抗効果素子が装着された回路板に関する。
磁気パルスエンコーダの基本構成は、概略第１
図に示されるように磁気ドラム１１および磁気抵
抗効果素子が装着された回路板（チツプと称され
る）１３から成る。駆動源（被検出回転動力源）
により駆動される軸１２は磁気ドラム１１に連結
されており、磁気ドラム１１は軸１２の回転に従
つて回転する。磁気抵抗効果素子チツプ１３は磁
気ドラム１１に対して適当なギヤツプｇをもつよ
うに固定される。磁気ドラム１１の外周には磁気
記憶媒体から成る層が設けられ、該磁気記憶媒体
には着磁パターンが着磁される。磁気抵抗効果素
子チツプ１３は該着磁パターンを読み出し、電気
信号に変換する。
図に示されるように磁気ドラム１１および磁気抵
抗効果素子が装着された回路板（チツプと称され
る）１３から成る。駆動源（被検出回転動力源）
により駆動される軸１２は磁気ドラム１１に連結
されており、磁気ドラム１１は軸１２の回転に従
つて回転する。磁気抵抗効果素子チツプ１３は磁
気ドラム１１に対して適当なギヤツプｇをもつよ
うに固定される。磁気ドラム１１の外周には磁気
記憶媒体から成る層が設けられ、該磁気記憶媒体
には着磁パターンが着磁される。磁気抵抗効果素
子チツプ１３は該着磁パターンを読み出し、電気
信号に変換する。
第２図には、磁気ドラム１１に着磁された着磁
パターンの一部が示される。着磁パターンはイン
クレメント相２１、Ｚ相２２およびアブソリユー
ト相２３から構成される。インクレメント相２１
は磁気ドラム１１の円周方向にＮ極およびＳ極が
交互に、且つ一周に2500程度の密度をもつて着磁
される。Ｚ相２２は一周にＮ極およびＳ極の一対
が着磁される。アブソリユート相２３は４パター
ンから成り、着磁方向が他の２相に対し直角方向
である。この４個のパターンにより４ビツトの信
号が得られ、その組合わせにより磁気ドラム１１
の一周を16分割した信号が得られる。
パターンの一部が示される。着磁パターンはイン
クレメント相２１、Ｚ相２２およびアブソリユー
ト相２３から構成される。インクレメント相２１
は磁気ドラム１１の円周方向にＮ極およびＳ極が
交互に、且つ一周に2500程度の密度をもつて着磁
される。Ｚ相２２は一周にＮ極およびＳ極の一対
が着磁される。アブソリユート相２３は４パター
ンから成り、着磁方向が他の２相に対し直角方向
である。この４個のパターンにより４ビツトの信
号が得られ、その組合わせにより磁気ドラム１１
の一周を16分割した信号が得られる。
磁気抵抗効果素子チツプ１３はパーマロイ等の
材料を用いて蒸着等の方法により、各構成素子が
１つの回路板として作られている。各素子は磁界
に直交すると電気抵抗が最小となり、磁界に平行
になると電気抵抗が最大となる。この特性を応用
して、上述の磁気ドラム１１の着磁パターンか
ら、インクレメント相についてはＮ極およびＳ極
の数に対応する数の信号を、Ｚ相については一周
あたり１個の信号を、アブソリユート相について
は磁気ドラム１１の回転位置を示す電気信号を得
ることができる。
材料を用いて蒸着等の方法により、各構成素子が
１つの回路板として作られている。各素子は磁界
に直交すると電気抵抗が最小となり、磁界に平行
になると電気抵抗が最大となる。この特性を応用
して、上述の磁気ドラム１１の着磁パターンか
ら、インクレメント相についてはＮ極およびＳ極
の数に対応する数の信号を、Ｚ相については一周
あたり１個の信号を、アブソリユート相について
は磁気ドラム１１の回転位置を示す電気信号を得
ることができる。
前述の磁気パルスエンコーダにおいて、磁気抵
抗効果素子チツプ１３の回路配置としては、従来
第３図に示されるような回路配置が用いられてい
る。この回路配置はアブソリユート相検出用の磁
気抵抗効果素子対３１ないし３４、Ｚ相検出用磁
気抵抗効果素子３５、インクレメント相検出用磁
気抵抗効果素子３６、各素子の引き出し線、およ
び引き出し線と外部装置との接続を行う接続端子
から成る。第４図には素子対３１（素子対３２な
いし３４も同一）の詳細が示される。
抗効果素子チツプ１３の回路配置としては、従来
第３図に示されるような回路配置が用いられてい
る。この回路配置はアブソリユート相検出用の磁
気抵抗効果素子対３１ないし３４、Ｚ相検出用磁
気抵抗効果素子３５、インクレメント相検出用磁
気抵抗効果素子３６、各素子の引き出し線、およ
び引き出し線と外部装置との接続を行う接続端子
から成る。第４図には素子対３１（素子対３２な
いし３４も同一）の詳細が示される。
第５図にはインクレメント相検出用素子３６、
その引き出し線および外部結線の接続態様を示す
回路図が示される。第６図は上述の素子３６の動
作を説明するための回路図である。第７図には、
インクレメント相の着磁パターンと素子３６の相
対位置が示される。図中着磁パターン７１の下段
には着磁パターン７１により生ずる磁束密度の大
小が示される。この磁束密度の大小に対応して素
子３６を構成する各要素A1-1，A1-2，A2-1，
A2-2，B1-1，B1-2，B2-1，およびB2-2の抵抗値
が変化して各々VA1-1ないしVB2-2を出力し、第６
図におけるＡ相出力およびＢ相出力に90度の位相
差をもつた出力が得られる。
その引き出し線および外部結線の接続態様を示す
回路図が示される。第６図は上述の素子３６の動
作を説明するための回路図である。第７図には、
インクレメント相の着磁パターンと素子３６の相
対位置が示される。図中着磁パターン７１の下段
には着磁パターン７１により生ずる磁束密度の大
小が示される。この磁束密度の大小に対応して素
子３６を構成する各要素A1-1，A1-2，A2-1，
A2-2，B1-1，B1-2，B2-1，およびB2-2の抵抗値
が変化して各々VA1-1ないしVB2-2を出力し、第６
図におけるＡ相出力およびＢ相出力に90度の位相
差をもつた出力が得られる。
第８図には、Ｚ相検出素子３５に関連する回路
の回路図が示される。Ｚ相検出回路は差動回路を
用いず、素子Z1およびZ2の接続点から出力VZを
取り出す。矢印方向の磁界Ｈにより、素子Z2は抵
抗値が大きくなり、Z1の値は一定であるから、出
力VZの値は小さい値をとる。
の回路図が示される。Ｚ相検出回路は差動回路を
用いず、素子Z1およびZ2の接続点から出力VZを
取り出す。矢印方向の磁界Ｈにより、素子Z2は抵
抗値が大きくなり、Z1の値は一定であるから、出
力VZの値は小さい値をとる。
第９図には、アブソリユート相検出用磁気抵抗
効果素子の詳細が示される。アブソリユート相検
出素子対３１ないし３４は各々４個の要素５１か
ら成り、第１０図の回路図に示されるように結線
されている。出力は端子T1とT2の間に得られる。
端子T1はそれぞれ第９図における出力VC1-1，
VC2-1，VC3-1およびVC4-1が供給される端子に、
端子T2はそれぞれ出力VC1-2，VC2-2，VC3-2およ
びVC4-2が供給される端子に対応する。第１０図
の右に示されるような磁界が左の回路に加えられ
ると最初は上段の２つの素子の抵抗値が小さくな
り、次いで上段の素子は初期値に戻り、下段の素
子の抵抗値が小さくなる。この結果、端子T1と
T2の間の電圧（V1−V2）は時間ｔに対し第１１
図の特性図に示されるような変化をする。
効果素子の詳細が示される。アブソリユート相検
出素子対３１ないし３４は各々４個の要素５１か
ら成り、第１０図の回路図に示されるように結線
されている。出力は端子T1とT2の間に得られる。
端子T1はそれぞれ第９図における出力VC1-1，
VC2-1，VC3-1およびVC4-1が供給される端子に、
端子T2はそれぞれ出力VC1-2，VC2-2，VC3-2およ
びVC4-2が供給される端子に対応する。第１０図
の右に示されるような磁界が左の回路に加えられ
ると最初は上段の２つの素子の抵抗値が小さくな
り、次いで上段の素子は初期値に戻り、下段の素
子の抵抗値が小さくなる。この結果、端子T1と
T2の間の電圧（V1−V2）は時間ｔに対し第１１
図の特性図に示されるような変化をする。
第１０図における端子T1の電圧V1および端子
T2の電圧V2は磁界が加えられていない場合には
電源電圧の1/2の値（ここでは2.5V）を示すはず
であるが、一般には異なつた値となり、電源電圧
の1/2の値との差をオフセツト電圧と称する。オ
フセツト電圧は、基本的には存在しないことが望
ましいが、実際には無視できない値が検出され
る。この原因として、アブソリユート検出素子対
の引き出し線の抵抗値のばらつきと非対称性によ
る抵抗値の相異、および引き出し線が立体交差す
るために生ずるスルホール抵抗のばらつきが考え
られる。第９図の回路図において、各中間点引き
出し線は電源線（5Vおよび0V）と２箇所または
３箇所で交差するため、実際の回路配置において
は立体交差をスルホール（Th）（第１２図参照）
によつて行つている。このスルホールによる引き
出し線の抵抗値のばらつきと第３図の回路配置に
示されるようなアブソリユート相検出素子対３１
ないし３４の引き出し線の非対称性が前記オフセ
ツト値を大きくし、磁気式パルスエンコーダにお
ける所定出力レベルおよび安定した出力レベルを
得るに当つての問題点となつている。
T2の電圧V2は磁界が加えられていない場合には
電源電圧の1/2の値（ここでは2.5V）を示すはず
であるが、一般には異なつた値となり、電源電圧
の1/2の値との差をオフセツト電圧と称する。オ
フセツト電圧は、基本的には存在しないことが望
ましいが、実際には無視できない値が検出され
る。この原因として、アブソリユート検出素子対
の引き出し線の抵抗値のばらつきと非対称性によ
る抵抗値の相異、および引き出し線が立体交差す
るために生ずるスルホール抵抗のばらつきが考え
られる。第９図の回路図において、各中間点引き
出し線は電源線（5Vおよび0V）と２箇所または
３箇所で交差するため、実際の回路配置において
は立体交差をスルホール（Th）（第１２図参照）
によつて行つている。このスルホールによる引き
出し線の抵抗値のばらつきと第３図の回路配置に
示されるようなアブソリユート相検出素子対３１
ないし３４の引き出し線の非対称性が前記オフセ
ツト値を大きくし、磁気式パルスエンコーダにお
ける所定出力レベルおよび安定した出力レベルを
得るに当つての問題点となつている。
第１３図には、アブソリユート相における検出
電圧のオフセツト値とインクレメント相における
検出電圧のオフセツト値の一例が示される。これ
によつても、引き出し線がほぼ対称配置であり、
立体交差によるスルホール接続がないインクレメ
ント相検出電圧においてオフセツト値が低いこと
がわかる。
電圧のオフセツト値とインクレメント相における
検出電圧のオフセツト値の一例が示される。これ
によつても、引き出し線がほぼ対称配置であり、
立体交差によるスルホール接続がないインクレメ
ント相検出電圧においてオフセツト値が低いこと
がわかる。
本発明の目的は、前述の従来形の回路配置にお
ける問題点にかんがみ、アブソリユート相の検出
を行う磁気抵抗効果素子の引き出し線の立体交差
を避け、引き出し線を対称形に配置するという着
想に基づき、検出素子対の差動出力のオフセツト
値を減少し、所定レベルの安定した出力の確保を
可能にし、所定出力を安定して供給可能な磁気パ
ルスエンコーダを得ることにある。
ける問題点にかんがみ、アブソリユート相の検出
を行う磁気抵抗効果素子の引き出し線の立体交差
を避け、引き出し線を対称形に配置するという着
想に基づき、検出素子対の差動出力のオフセツト
値を減少し、所定レベルの安定した出力の確保を
可能にし、所定出力を安定して供給可能な磁気パ
ルスエンコーダを得ることにある。
本発明においては、第１の磁気抵抗効果素子４
１と第２の磁気抵抗効果素子４２により磁気抵抗
効果素子対を構成し、該磁気抵抗効果素子対を複
数個設け、第１の磁気抵抗効果素子の電源供給線
８１と第２の磁気抵抗効果素子の電源帰線８２が
該磁気抵抗効果素子対の複数個の直線状の配列に
関して線対称に配置され、第１の磁気抵抗効果素
子の電源帰線と第２の磁気抵抗効果素子の電源供
給線が該磁気抵抗効果素子対の複数個の直線状の
配列に関して線対称に配置され、第１の磁気抵抗
効果素子の中間引き出し線８３と第２の磁気抵抗
効果素子の中間引き出し線８４が該磁気抵抗効果
素子対の複数個の直線状の配列に関して線対称に
配置され、該磁気抵抗効果素子の各個への電源供
給線および電源帰線が相互に隔離されて独立的に
配置され、該第１の磁気抵抗効果素子および該第
２の磁気抵抗効果素子が、磁気抵抗効果素子が装
着された回路板１３に対向する磁気ドラム１１上
の着磁パターンのアブソリユート相の検出に用い
られるようになつていることを特徴とする磁気パ
ルスエンコーダ用の磁気抵抗効果素子が装着され
た回路板が提供される。
１と第２の磁気抵抗効果素子４２により磁気抵抗
効果素子対を構成し、該磁気抵抗効果素子対を複
数個設け、第１の磁気抵抗効果素子の電源供給線
８１と第２の磁気抵抗効果素子の電源帰線８２が
該磁気抵抗効果素子対の複数個の直線状の配列に
関して線対称に配置され、第１の磁気抵抗効果素
子の電源帰線と第２の磁気抵抗効果素子の電源供
給線が該磁気抵抗効果素子対の複数個の直線状の
配列に関して線対称に配置され、第１の磁気抵抗
効果素子の中間引き出し線８３と第２の磁気抵抗
効果素子の中間引き出し線８４が該磁気抵抗効果
素子対の複数個の直線状の配列に関して線対称に
配置され、該磁気抵抗効果素子の各個への電源供
給線および電源帰線が相互に隔離されて独立的に
配置され、該第１の磁気抵抗効果素子および該第
２の磁気抵抗効果素子が、磁気抵抗効果素子が装
着された回路板１３に対向する磁気ドラム１１上
の着磁パターンのアブソリユート相の検出に用い
られるようになつていることを特徴とする磁気パ
ルスエンコーダ用の磁気抵抗効果素子が装着され
た回路板が提供される。
本発明の一実施例としての磁気パルスエンコー
ダ用の磁気抵抗効果素子が装着された回路板が第
１４図に示される。この回路板の回路配置におい
て、インクレメント相およびＺ相に関する検出素
子３６および３５、これらの引き出し線（電源供
給線（5V供給線）および電源帰線（0V線）を含
む）の配置はほぼ第３図の回路配置と同様であ
る。ただ、Ｚ相の出力端子の位置が変更され、
5Vおよび0V接続端子が変更されている。インク
レメント相検出素子３６の８個の構成要素は４個
ずつに分けられ、その１つの組の各要素の一方側
は0Vに接続され、他側はそれぞれVA1-1，VB1-1，
VA2-1およびVB2-1の出力を各端子に供給する。他
の組の４個の要素の一方側は5Vに接続され、他
側はそれぞれVA2-2，VB2-2，VA1-2およびVB1-2の
出力を各端子に供給する。各引き出し線は立体交
差をすることなく各検出素子の要素と端子の間を
接続する。各端子は第５図と同様な外部接続がな
される。すなわち出力VA1-1とVA1-2、出力VA2-1
とVA2-2、出力VB1-1とVB1-2および出力VB2-1と
VB2-2が接続されており、第６図に示されると同
様にＡ相およびＢ相出力が取り出される。
ダ用の磁気抵抗効果素子が装着された回路板が第
１４図に示される。この回路板の回路配置におい
て、インクレメント相およびＺ相に関する検出素
子３６および３５、これらの引き出し線（電源供
給線（5V供給線）および電源帰線（0V線）を含
む）の配置はほぼ第３図の回路配置と同様であ
る。ただ、Ｚ相の出力端子の位置が変更され、
5Vおよび0V接続端子が変更されている。インク
レメント相検出素子３６の８個の構成要素は４個
ずつに分けられ、その１つの組の各要素の一方側
は0Vに接続され、他側はそれぞれVA1-1，VB1-1，
VA2-1およびVB2-1の出力を各端子に供給する。他
の組の４個の要素の一方側は5Vに接続され、他
側はそれぞれVA2-2，VB2-2，VA1-2およびVB1-2の
出力を各端子に供給する。各引き出し線は立体交
差をすることなく各検出素子の要素と端子の間を
接続する。各端子は第５図と同様な外部接続がな
される。すなわち出力VA1-1とVA1-2、出力VA2-1
とVA2-2、出力VB1-1とVB1-2および出力VB2-1と
VB2-2が接続されており、第６図に示されると同
様にＡ相およびＢ相出力が取り出される。
Ｚ相検出素子３５は互に直角に配置された２つ
の要素が直列に接続され、その接続点からVZの
出力電圧が端子に供給される。直列に接続された
２つの要素の両端にはそれぞれ5Vおよび0Vが接
続される。
の要素が直列に接続され、その接続点からVZの
出力電圧が端子に供給される。直列に接続された
２つの要素の両端にはそれぞれ5Vおよび0Vが接
続される。
アブソリユート相を検出する磁気抵抗効果素子
対３１′ないし３４′は回路板における回路配置の
ほぼ中央に配置される。各素子対３１′ないし３
４′の詳細は第１５図に示される。各素子対３
１′ないし３４′はそれぞれ第１の素子４１および
第２の素子４２から構成される。各素子対３１′
ないし３４′の第１の素子４１の電源供給引き出
し線８１（5V供給線）は各線ごとに端子を設け
別々に互いに交差することなく引き出される。同
様に、電源帰線引き出し線８２（0V線）も各線
ごとに端子を設け、別々に互いに交差することな
く、前記5V供給線とも立体交差しないように設
けられる。第１の素子４１の中間点からは出力
V1が得られる。出力V1は素子対３１′ないし３
４′について区別するため、それぞれVC1-1，
VC2-1，VC3-1およびVC4-1と呼称される。出力
VC1-1，VC2-1，VC3-1およびVC4-1がそれぞれ引き
出される引き出し線８３もそれぞれの端子に他の
引き出し線と交差または立体交差することなく接
続される。
対３１′ないし３４′は回路板における回路配置の
ほぼ中央に配置される。各素子対３１′ないし３
４′の詳細は第１５図に示される。各素子対３
１′ないし３４′はそれぞれ第１の素子４１および
第２の素子４２から構成される。各素子対３１′
ないし３４′の第１の素子４１の電源供給引き出
し線８１（5V供給線）は各線ごとに端子を設け
別々に互いに交差することなく引き出される。同
様に、電源帰線引き出し線８２（0V線）も各線
ごとに端子を設け、別々に互いに交差することな
く、前記5V供給線とも立体交差しないように設
けられる。第１の素子４１の中間点からは出力
V1が得られる。出力V1は素子対３１′ないし３
４′について区別するため、それぞれVC1-1，
VC2-1，VC3-1およびVC4-1と呼称される。出力
VC1-1，VC2-1，VC3-1およびVC4-1がそれぞれ引き
出される引き出し線８３もそれぞれの端子に他の
引き出し線と交差または立体交差することなく接
続される。
第２の素子４２についても第１の素子４１と同
様に各引き出し線、すなわち中間点引き出し線８
４および電源引き出し線８１，８２が引出され
る。ただし第２の素子４２の中間点からは出力
V2が得られ、出力V2は素子対３１′ないし３４′
について区別するため、それぞれVC1-2，VC2-2，
VC3-2およびVC4-2と呼称される。また第１の素子
４１に係る引き出し線がすべて素子対３１′ない
し３４′の例えば左側に引き出されると、第２の
素子４２に係る引き出し線はすべて右側に引き出
される。第１４図において右下りの斜線は5V端
子を、右上りの斜線は0V端子を示す。
様に各引き出し線、すなわち中間点引き出し線８
４および電源引き出し線８１，８２が引出され
る。ただし第２の素子４２の中間点からは出力
V2が得られ、出力V2は素子対３１′ないし３４′
について区別するため、それぞれVC1-2，VC2-2，
VC3-2およびVC4-2と呼称される。また第１の素子
４１に係る引き出し線がすべて素子対３１′ない
し３４′の例えば左側に引き出されると、第２の
素子４２に係る引き出し線はすべて右側に引き出
される。第１４図において右下りの斜線は5V端
子を、右上りの斜線は0V端子を示す。
さらに本実施例の回路配置においては、各素子
対の第１の素子４１の0V線と第２の素子４２の
5V供給線と素子対の複数個の直線状の配列に関
しほぼ線対称に配置される。また各素子対の第１
の素子４１の5V供給線と第２の素子４２の0V線
とが同様に素子対に関しほぼ線対称に配置され
る。中間点引き出し線については、出力VC1-1，
VC1-2，VC2-1とVC2-2，VC3-1とVC3-2、および
VC4-1とVC4-2に係る引き出線がそれぞれ属する素
子対についてほぼ線対称に配置される。
対の第１の素子４１の0V線と第２の素子４２の
5V供給線と素子対の複数個の直線状の配列に関
しほぼ線対称に配置される。また各素子対の第１
の素子４１の5V供給線と第２の素子４２の0V線
とが同様に素子対に関しほぼ線対称に配置され
る。中間点引き出し線については、出力VC1-1，
VC1-2，VC2-1とVC2-2，VC3-1とVC3-2、および
VC4-1とVC4-2に係る引き出線がそれぞれ属する素
子対についてほぼ線対称に配置される。
アブソリユート相の検出素子回路はブリツジを
構成しているので、上述のように引き出し線の配
線が線対称ならば温度変化による引き出線の抵抗
値の変化や電源電圧の変化の影響を相殺できる。
なお前述の回路配置においては、検出素子および
引き出し線共にパーマロイ等の金属の蒸着によつ
て作られ、引き出し線はその断面積を大きくする
ことによつて磁界および温度の変化の影響をでき
るだけ避けてはいるが、一部その影響が残る。従
つて引き出し線の回路配置に対称性を持たすこと
は、前述のオフセツト電圧の初期値を軽減すると
共に、温度変化によるオフセツト電圧の変動を小
さく押えることを可能にする。またアブソリユー
ト相検出素子の引き出し線の配線から立体交差を
なくせば、すなわち第１２図に示すようなスルホ
ール接続Thを行わないようにすれば、不安定な
要素であるスルホール接続によつて生ずるスルホ
ール抵抗を除去することができるので、これもま
たオフセツト電圧の初期値とその変動を小さく押
えることができる。
構成しているので、上述のように引き出し線の配
線が線対称ならば温度変化による引き出線の抵抗
値の変化や電源電圧の変化の影響を相殺できる。
なお前述の回路配置においては、検出素子および
引き出し線共にパーマロイ等の金属の蒸着によつ
て作られ、引き出し線はその断面積を大きくする
ことによつて磁界および温度の変化の影響をでき
るだけ避けてはいるが、一部その影響が残る。従
つて引き出し線の回路配置に対称性を持たすこと
は、前述のオフセツト電圧の初期値を軽減すると
共に、温度変化によるオフセツト電圧の変動を小
さく押えることを可能にする。またアブソリユー
ト相検出素子の引き出し線の配線から立体交差を
なくせば、すなわち第１２図に示すようなスルホ
ール接続Thを行わないようにすれば、不安定な
要素であるスルホール接続によつて生ずるスルホ
ール抵抗を除去することができるので、これもま
たオフセツト電圧の初期値とその変動を小さく押
えることができる。
なお本実施例の回路配置においては、端子が左
右の側面から出されることになるほか、5Vおよ
び0V端子が増加するが、これらは出力に対して
何等の悪影響を与えない。
右の側面から出されることになるほか、5Vおよ
び0V端子が増加するが、これらは出力に対して
何等の悪影響を与えない。
本発明によれば、アブソリユート相の検出用磁
気抵抗効果素子対の差動出力のオフセツト値を減
少し、所定レベルの安定した出力の確保を可能に
し、所定出力を安定して供給可能な磁気パルスエ
ンコーダが得られる。
気抵抗効果素子対の差動出力のオフセツト値を減
少し、所定レベルの安定した出力の確保を可能に
し、所定出力を安定して供給可能な磁気パルスエ
ンコーダが得られる。
第１図は本発明の背景技術を説明するための磁
気パルスエンコーダの概略の構成を示す図、第２
図は第１図の磁気パルスエンコーダの磁気ドラム
上の着磁パターンを示す図、第３図は従来形の磁
気パルスエンコーダにおける磁気抵抗効果素子チ
ツプの回路配置を示す平面図、第４図は第３図に
おける磁気抵抗効果素子対の詳細を示す図、第５
図は第３図におけるインクレメント相の検出素子
の接続を示す回路図、第６図は第５図の回路を示
す別な観点からの回路図、第７図は第３図の回路
配置におけるインクレメント相の検出素子と着磁
パターンの関係を示す図、第８図は第３図の回路
配置におけるＺ相の検出素子とその引き出し線の
回路図、第９図は第３図の回路配置におけるアブ
ソリユート相の検出用素子対の詳細を示す平面
図、第１０図は第９図における検出用素子対と着
磁パターンの磁界との関係を示す図、第１１図は
第１０図における検出素子対の出力を示す波形
図、第１２図は第３図の回路配置におけるスルホ
ール接続を説明する斜視図、第１３図は第３図の
回路配置におけるアブソリユート相検出出力とイ
ンクレメント相検出出力の温度とオフセツト電圧
の関係を示す特性図、第１４図は本発明の一実施
例としての磁気パルスエンコーダ用の磁気抵抗効
果素子が装着された回路板を示す平面図、および
第１５図は第１４図の回路板の回路配置における
アブソリユート相検出用磁気抵抗効果素子対の詳
細を示す図である。 １１……磁気ドラム、１２……軸、１３……磁
気抵抗効果素子チツプ、２１……インクレメント
相の着磁パターン、２２……Ｚ相の着磁パター
ン、２３……アブソリユート相の着磁パターン、
３１，３２，３３，３４，３１′，３２，３３′，
３４′……アブソリユート相検出用磁気抵抗効果
素子対、３５……Ｚ相検出用磁気抵抗効果素子、
３６……インクレメント相検出用磁気抵抗効果素
子、４１……第１の素子、４２……第２の素子、
８１，８２，８３，８４……引き出し線。
気パルスエンコーダの概略の構成を示す図、第２
図は第１図の磁気パルスエンコーダの磁気ドラム
上の着磁パターンを示す図、第３図は従来形の磁
気パルスエンコーダにおける磁気抵抗効果素子チ
ツプの回路配置を示す平面図、第４図は第３図に
おける磁気抵抗効果素子対の詳細を示す図、第５
図は第３図におけるインクレメント相の検出素子
の接続を示す回路図、第６図は第５図の回路を示
す別な観点からの回路図、第７図は第３図の回路
配置におけるインクレメント相の検出素子と着磁
パターンの関係を示す図、第８図は第３図の回路
配置におけるＺ相の検出素子とその引き出し線の
回路図、第９図は第３図の回路配置におけるアブ
ソリユート相の検出用素子対の詳細を示す平面
図、第１０図は第９図における検出用素子対と着
磁パターンの磁界との関係を示す図、第１１図は
第１０図における検出素子対の出力を示す波形
図、第１２図は第３図の回路配置におけるスルホ
ール接続を説明する斜視図、第１３図は第３図の
回路配置におけるアブソリユート相検出出力とイ
ンクレメント相検出出力の温度とオフセツト電圧
の関係を示す特性図、第１４図は本発明の一実施
例としての磁気パルスエンコーダ用の磁気抵抗効
果素子が装着された回路板を示す平面図、および
第１５図は第１４図の回路板の回路配置における
アブソリユート相検出用磁気抵抗効果素子対の詳
細を示す図である。 １１……磁気ドラム、１２……軸、１３……磁
気抵抗効果素子チツプ、２１……インクレメント
相の着磁パターン、２２……Ｚ相の着磁パター
ン、２３……アブソリユート相の着磁パターン、
３１，３２，３３，３４，３１′，３２，３３′，
３４′……アブソリユート相検出用磁気抵抗効果
素子対、３５……Ｚ相検出用磁気抵抗効果素子、
３６……インクレメント相検出用磁気抵抗効果素
子、４１……第１の素子、４２……第２の素子、
８１，８２，８３，８４……引き出し線。
Claims (1)
- 【特許請求の範囲】 １ 第１の磁気抵抗効果素子４１と第２の磁気抵
抗効果素子４２により磁気抵抗効果素子対を構成
し、 該磁気抵抗効果素子対を複数個設け、 第１の磁気抵抗効果素子の電源供給線８１と第
２の磁気抵抗効果素子の電源帰線８２が該磁気抵
抗効果素子対の複数個の直線状の配列に関して線
対称に配置され、 第１の磁気抵抗効果素子の電源帰線と第２の磁
気抵抗効果素子の電源供給線が該磁気抵抗効果素
子対の複数個の直線状の配列に関して線対称に配
置され、 第１の磁気抵抗効果素子の中間引き出し線８３
と第２の磁気抵抗効果素子の中間引き出し線８４
が該磁気抵抗効果素子対の複数個の直線状の配列
に関して線対称に配置され、 該磁気抵抗効果素子の各個への電源供給線およ
び電源帰線が相互に隔離されて独立的に配置さ
れ、 該第１の磁気抵抗効果素子および該第２の磁気
抵抗効果素子が、磁気抵抗効果素子が装着された
回路板１３に対向する磁気ドラム１１上の着磁パ
ターンのアブソリユート相の検出に用いられるよ
うになつていることを特徴とする磁気パルスエン
コーダ用の磁気抵抗効果素子が装着された回路
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214652A JPS59105503A (ja) | 1982-12-09 | 1982-12-09 | 磁気パルスエンコーダ用の磁気抵抗効果素子が装着された回路板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57214652A JPS59105503A (ja) | 1982-12-09 | 1982-12-09 | 磁気パルスエンコーダ用の磁気抵抗効果素子が装着された回路板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59105503A JPS59105503A (ja) | 1984-06-18 |
| JPH0353563B2 true JPH0353563B2 (ja) | 1991-08-15 |
Family
ID=16659306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57214652A Granted JPS59105503A (ja) | 1982-12-09 | 1982-12-09 | 磁気パルスエンコーダ用の磁気抵抗効果素子が装着された回路板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105503A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184518A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 位置検出用磁気センサ |
| JPH0638047B2 (ja) * | 1985-10-09 | 1994-05-18 | 株式会社日立製作所 | 磁気的に位置を検出する装置 |
| JPS6438521U (ja) * | 1987-09-02 | 1989-03-08 |
-
1982
- 1982-12-09 JP JP57214652A patent/JPS59105503A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59105503A (ja) | 1984-06-18 |
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