JPH0353564A - 高耐圧ｍｏｓ型半導体装置 - Google Patents
高耐圧ｍｏｓ型半導体装置Info
- Publication number
- JPH0353564A JPH0353564A JP18917989A JP18917989A JPH0353564A JP H0353564 A JPH0353564 A JP H0353564A JP 18917989 A JP18917989 A JP 18917989A JP 18917989 A JP18917989 A JP 18917989A JP H0353564 A JPH0353564 A JP H0353564A
- Authority
- JP
- Japan
- Prior art keywords
- type
- wiring
- layer
- diffusion layer
- epitaxial layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 230000015556 catabolic process Effects 0.000 title claims abstract description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 66
- 238000002955 isolation Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000926 separation method Methods 0.000 claims description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 18
- 229920005591 polysilicon Polymers 0.000 abstract description 15
- 238000000034 method Methods 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 description 4
- 239000012528 membrane Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は高耐圧ＭＯＳ型半導体装置に利用され、特に、
一導電型の半導体基板上に形成された反対導電型のエピ
タキシャル層を、ＰＮ接合分離方式で分離して形成され
た高耐圧ＭＯＳ型半導体装置に関する。
一導電型の半導体基板上に形成された反対導電型のエピ
タキシャル層を、ＰＮ接合分離方式で分離して形成され
た高耐圧ＭＯＳ型半導体装置に関する。
本発明は、一導電型の半導体基板上に形成された反対導
電型のエピタキシャル層を一導電型の分離拡敗層で分離
して形戊された高耐圧ＭＯＳ型半導体装置において、 装置を高耐圧にするために形戊された前記分離拡散層に
近い高濃度拡散層と前記分離拡散層との間の前記エピタ
キシャル層上に絶縁膜を介して形成され前記エピタ、キ
シャル層に接続された配線と、この配線と前記分離拡散
層との間の前記エピタキシャル層上面に形成された一導
電型の低濃度拡散層とを備えることにより、 ソース配線による反転層形戒を防止し耐圧の向上を図っ
たものである。
電型のエピタキシャル層を一導電型の分離拡敗層で分離
して形戊された高耐圧ＭＯＳ型半導体装置において、 装置を高耐圧にするために形戊された前記分離拡散層に
近い高濃度拡散層と前記分離拡散層との間の前記エピタ
キシャル層上に絶縁膜を介して形成され前記エピタ、キ
シャル層に接続された配線と、この配線と前記分離拡散
層との間の前記エピタキシャル層上面に形成された一導
電型の低濃度拡散層とを備えることにより、 ソース配線による反転層形戒を防止し耐圧の向上を図っ
たものである。
従来、この種のＰＮ接合分離方式による高耐圧ＭＯＳ型
半導体装置では、分離拡散層とエピタキシャル層中の高
濃度拡散層との耐圧を得るために、前記高濃度拡散層は
前記分離拡散層から十分な距離を取っていたが、高圧部
となる接地配線は前記分離拡散層の上を通って外部に引
き出していた。
半導体装置では、分離拡散層とエピタキシャル層中の高
濃度拡散層との耐圧を得るために、前記高濃度拡散層は
前記分離拡散層から十分な距離を取っていたが、高圧部
となる接地配線は前記分離拡散層の上を通って外部に引
き出していた。
第４図はかかる従来の高耐圧ＭＯＳ型半導体装置の一例
の要部を示す模式的縦断面図で、二重拡散方式を用いて
製造されたＮチャネル型のＤＭ○Ｓトランジスタを示す
。
の要部を示す模式的縦断面図で、二重拡散方式を用いて
製造されたＮチャネル型のＤＭ○Ｓトランジスタを示す
。
第４図において、ｌはＰ一型基板、２はＮ一型エピタキ
シャル層、３はＰ゛型埋込み層、４はＰゝ型分離拡散領
域、５はＮ型ウエル、６はＮ゛型拡敗層、７はＰ型ウエ
ル、９はＮ゛型拡敗層、１０は接地配線となるソース配
線、１１はゲート電極、１２はドレイン電極、ｌ３はＳ
ｉロ，膜、１４はＰＳＧ （リン・シリケートガラス）
膜、およびｌ５はＰ一型反転層である。
シャル層、３はＰ゛型埋込み層、４はＰゝ型分離拡散領
域、５はＮ型ウエル、６はＮ゛型拡敗層、７はＰ型ウエ
ル、９はＮ゛型拡敗層、１０は接地配線となるソース配
線、１１はゲート電極、１２はドレイン電極、ｌ３はＳ
ｉロ，膜、１４はＰＳＧ （リン・シリケートガラス）
膜、およびｌ５はＰ一型反転層である。
前述した従来のＰＮ接合分離により分離される第４図に
示す高耐圧ＭＯＳ半導体装置は、接地配線となるソース
配線ｌＯが分離拡敗層４上を横ぎって設けられているた
め、Ｎ一型エピタキシャル層２の電位が高圧の場合には
ソース配線１０下にＰ一型反転層ｌ５が形成され、チャ
ネルストッパーとなるＮ゛型拡敗層６との距離が低下し
、またＰ一型反転層１５の厚さは薄いために空乏層の曲
率が小さくなり耐圧が低下する問題点がある。
示す高耐圧ＭＯＳ半導体装置は、接地配線となるソース
配線ｌＯが分離拡敗層４上を横ぎって設けられているた
め、Ｎ一型エピタキシャル層２の電位が高圧の場合には
ソース配線１０下にＰ一型反転層ｌ５が形成され、チャ
ネルストッパーとなるＮ゛型拡敗層６との距離が低下し
、またＰ一型反転層１５の厚さは薄いために空乏層の曲
率が小さくなり耐圧が低下する問題点がある。
本発明の目的は、前記の問題点を解消することにより、
耐圧の向上を図った高耐圧ＭＯＳ型半導体装置を提供す
ることにある。
耐圧の向上を図った高耐圧ＭＯＳ型半導体装置を提供す
ることにある。
本発明は、一導電型の半導体基板上に形成されドレイン
領域となる反対導電型のエピタキシャル層と、このエピ
タキシャル層を各素子ごとに分離する一導電型の分離拡
散層と、装置を高耐圧化するために前記エピタキシャル
層上面に形成された少くとも一つの高濃度拡散層と、ソ
ース領域に接続され前記エピタキシャル層上に絶縁膜を
介して形成され前記分離拡散層上を通る第一の配線とを
備えた高耐圧ＭＯＳ型半導体装置において、前記分離拡
散層とこの分離拡散層に近い前記高濃度拡散層との間の
前記第一の配線と前記エピタキシャル層との間に絶縁膜
を介して前記第一の配線と直交して形成され前記エピタ
キシャル層に接続された第二の配線と、この第二の配線
と前記分離拡散層との間の前記エピタキシャル層上面に
形成された一導電型の低濃度拡散層とを備えたことを特
徴とする。
領域となる反対導電型のエピタキシャル層と、このエピ
タキシャル層を各素子ごとに分離する一導電型の分離拡
散層と、装置を高耐圧化するために前記エピタキシャル
層上面に形成された少くとも一つの高濃度拡散層と、ソ
ース領域に接続され前記エピタキシャル層上に絶縁膜を
介して形成され前記分離拡散層上を通る第一の配線とを
備えた高耐圧ＭＯＳ型半導体装置において、前記分離拡
散層とこの分離拡散層に近い前記高濃度拡散層との間の
前記第一の配線と前記エピタキシャル層との間に絶縁膜
を介して前記第一の配線と直交して形成され前記エピタ
キシャル層に接続された第二の配線と、この第二の配線
と前記分離拡散層との間の前記エピタキシャル層上面に
形成された一導電型の低濃度拡散層とを備えたことを特
徴とする。
第二の配線は例えば多結晶シリコンで形成され、エピタ
キシャル層すなわちドレインと同電位に保持される。従
って、この第二配線直下の前記エピタキシャル層上面に
はソース配線に基づく反転層は生戒されない。このため
、高濃度拡散層との距離減少による耐圧低下が防止され
る。
キシャル層すなわちドレインと同電位に保持される。従
って、この第二配線直下の前記エピタキシャル層上面に
はソース配線に基づく反転層は生戒されない。このため
、高濃度拡散層との距離減少による耐圧低下が防止され
る。
さらに、この第二の配線直下の領域と、分離拡散層間に
形成された前記エピタキシャル層とは反対導電型の低濃
度拡散層は、十分な深さを有して形戒されるので、生戒
される空乏層の曲率が大きくなり、この低濃度拡散層側
にも空乏層が伸びることにより、耐圧の向上が図られる
。
形成された前記エピタキシャル層とは反対導電型の低濃
度拡散層は、十分な深さを有して形戒されるので、生戒
される空乏層の曲率が大きくなり、この低濃度拡散層側
にも空乏層が伸びることにより、耐圧の向上が図られる
。
第１図は本発明の第一実施例の要部を示す模式的縦断面
図で、二重拡散方式を用いて製造されたＮチャネル型の
ＤＭＯＳ｝ランジスタを示す。
図で、二重拡散方式を用いて製造されたＮチャネル型の
ＤＭＯＳ｝ランジスタを示す。
本第一実施例は、Ｐ一型基板ｌ上に形成されドレイン領
域となるＮ一型エピタキシャル層２と、このＮ一型エピ
タキシャル層２を各素子ごとに分離するＰ′−型分離拡
散層４と、装置を高耐圧化するためにＮ一型エピタキシ
ャル層２上面に形成された少なくとも一つの高濃度拡散
層としてのＮ゛型拡敗層６と、ソース領域に接続されＮ
一型エピタキシャル層２上にＳ１０２Ｍｌ３およびまた
はＰＳＧ膜１４を介して形戊されＰ゛型分離拡散層４上
を通る第一の配線としてのソース配線１０とを備えた高
耐圧ＭＯＳ型半導体装置において、 本発明の特徴とするところの、Ｐ゛型分離拡散層４とこ
のＰ゛型分離拡敗層４に近いＮ゛型拡敗層６との間のソ
ース配線ｌＯとＮ一型エピタキシャル層２との間にＰＳ
Ｇ膜１４を介して形成されＮ−型エピタキシャル層２に
接続された第二の配線としての多結晶シリコン配線（以
下、ポリシリ配線という。〉１６と、このポリシリ配線
１６とＰ″″型分離拡散層４との間のＮ一型エピタキシ
ャル層２上面に形成された一導電型の低濃度拡散層とし
てのＰ型ウェル１７とを備えている。
域となるＮ一型エピタキシャル層２と、このＮ一型エピ
タキシャル層２を各素子ごとに分離するＰ′−型分離拡
散層４と、装置を高耐圧化するためにＮ一型エピタキシ
ャル層２上面に形成された少なくとも一つの高濃度拡散
層としてのＮ゛型拡敗層６と、ソース領域に接続されＮ
一型エピタキシャル層２上にＳ１０２Ｍｌ３およびまた
はＰＳＧ膜１４を介して形戊されＰ゛型分離拡散層４上
を通る第一の配線としてのソース配線１０とを備えた高
耐圧ＭＯＳ型半導体装置において、 本発明の特徴とするところの、Ｐ゛型分離拡散層４とこ
のＰ゛型分離拡敗層４に近いＮ゛型拡敗層６との間のソ
ース配線ｌＯとＮ一型エピタキシャル層２との間にＰＳ
Ｇ膜１４を介して形成されＮ−型エピタキシャル層２に
接続された第二の配線としての多結晶シリコン配線（以
下、ポリシリ配線という。〉１６と、このポリシリ配線
１６とＰ″″型分離拡散層４との間のＮ一型エピタキシ
ャル層２上面に形成された一導電型の低濃度拡散層とし
てのＰ型ウェル１７とを備えている。
本第一実施例のＮチャネル型のＤＭＯＳ｝ランジスタは
次のようにして形成される。
次のようにして形成される。
Ｐ−型基板１上にＮ゛型埋込み層およびＰゝ型埋込み層
を介してＮ一型エピタキシャノレ層２を形成し、さらに
、Ｐ゛型埋込み層上にＰ゛型分離拡散層を形成する。次
に、ＳｉＯ’．膜１３による選択拡散により、Ｐ型ウエ
ル７、８およびｌ７を形戊する。
を介してＮ一型エピタキシャノレ層２を形成し、さらに
、Ｐ゛型埋込み層上にＰ゛型分離拡散層を形成する。次
に、ＳｉＯ’．膜１３による選択拡散により、Ｐ型ウエ
ル７、８およびｌ７を形戊する。
Ｐ型ウェル７および８の形成時には二重拡散法によりそ
れらの中にＮ゛型拡敗領域およびＰ＋型拡散領域を形成
し、さらに同様にしてＮ型ウエノレ５およびＮ゛型拡敗
領域６を形戒する。一方、ドレイン電極取出し領域にＮ
゛型埋込み層の一端に結ばれたＮ゛型拡敗層９を形成す
る。次に、Ｐ型ウェル７と８との間の上にゲート酸化膜
を介して多結晶シリコンからなるゲート電極１１を形成
し、一方、Ｎ型ウェル７とＰ＋型分離拡散層４間のＳｉ
Ｏ．膜１３上にポリシリ配線１６を形戒する。
れらの中にＮ゛型拡敗領域およびＰ＋型拡散領域を形成
し、さらに同様にしてＮ型ウエノレ５およびＮ゛型拡敗
領域６を形戒する。一方、ドレイン電極取出し領域にＮ
゛型埋込み層の一端に結ばれたＮ゛型拡敗層９を形成す
る。次に、Ｐ型ウェル７と８との間の上にゲート酸化膜
を介して多結晶シリコンからなるゲート電極１１を形成
し、一方、Ｎ型ウェル７とＰ＋型分離拡散層４間のＳｉ
Ｏ．膜１３上にポリシリ配線１６を形戒する。
最後に、Ｐ型ウエル７および８内のＰ゛およびＮ゛型拡
敗層に接続し、かつＰＳＧ膜ｌ４を介してゲート電極１
１、ポリシリ配線１６およびＰ゛分離拡散層４上を通っ
てアルミニウムからなるソース配線ＩＯを形戒し、同様
にＮ゛拡散層９上にアノレミニウムからなるドレイン電
極１２を形戒する。ここで、ポリシリ配線１６はソース
配線１０と直交しており、ドレイン電極ｌ２とは図外の
箇所で接続され、Ｎ−型エピタキシャル層２とボリシリ
配線１６とは同電位に保たれる構戒をなしている。また
、Ｐ型ウエル７および８内のＰ＋型拡敗層およびＮ型ウ
エル５内のＮ＋型拡敗層とに高耐圧化のための高濃度拡
散層である。
敗層に接続し、かつＰＳＧ膜ｌ４を介してゲート電極１
１、ポリシリ配線１６およびＰ゛分離拡散層４上を通っ
てアルミニウムからなるソース配線ＩＯを形戒し、同様
にＮ゛拡散層９上にアノレミニウムからなるドレイン電
極１２を形戒する。ここで、ポリシリ配線１６はソース
配線１０と直交しており、ドレイン電極ｌ２とは図外の
箇所で接続され、Ｎ−型エピタキシャル層２とボリシリ
配線１６とは同電位に保たれる構戒をなしている。また
、Ｐ型ウエル７および８内のＰ＋型拡敗層およびＮ型ウ
エル５内のＮ＋型拡敗層とに高耐圧化のための高濃度拡
散層である。
次に、本第一実施例の動作の要点について、第２図に示
す部分断面図を参照して説明する。
す部分断面図を参照して説明する。
本第一実施例において、ソース配線（接地配線）１０下
のＮ一型エピタキシャル層２表面には、正孔が接地電位
に引かれるためにＰ一型反転層１８が形成一される。こ
のＰ一型反転層ｌ８はドレイン電位と同じ高圧のポリシ
リ配線１６によりポリシリ配線１６下には形成されず、
Ｎ′型拡散層６およびＮ型ウェル５との距離があるため
に空乏層１９は十分伸びることができる。また、Ｐ型ウ
エルｌ７により空乏層１９の曲率も大きくなり、耐圧を
向上させることができる。
のＮ一型エピタキシャル層２表面には、正孔が接地電位
に引かれるためにＰ一型反転層１８が形成一される。こ
のＰ一型反転層ｌ８はドレイン電位と同じ高圧のポリシ
リ配線１６によりポリシリ配線１６下には形成されず、
Ｎ′型拡散層６およびＮ型ウェル５との距離があるため
に空乏層１９は十分伸びることができる。また、Ｐ型ウ
エルｌ７により空乏層１９の曲率も大きくなり、耐圧を
向上させることができる。
第３図は本発明の第二実施例の要部を示す模式的縦断面
図で、二重拡散方式を用いて製造されたＰチャネル型の
ＤＭＯＳ｝ランジスタを示す。
図で、二重拡散方式を用いて製造されたＰチャネル型の
ＤＭＯＳ｝ランジスタを示す。
本第二実施例は、第ｌ図の第一実施例においてＰ一型基
板１の代わりにＮ一型基板２１を用い、以下同様にＰ型
とＮ型とを反対としたものであり、第一実施例と同様に
高耐圧化が実現される。本発明の特徴は、第３図におい
て、ポリシリ配線層３６およびＮ型ウェル３７を設けた
ことにある。
板１の代わりにＮ一型基板２１を用い、以下同様にＰ型
とＮ型とを反対としたものであり、第一実施例と同様に
高耐圧化が実現される。本発明の特徴は、第３図におい
て、ポリシリ配線層３６およびＮ型ウェル３７を設けた
ことにある。
なお、以上の説明においては二重拡散方式を用いたＤＭ
ＯＳ｝ランジスタをとりあげたけれども、本発明はこれ
に限定されることなく他方式による高耐圧ＭＯＳ型半導
体装置にも適用される。
ＯＳ｝ランジスタをとりあげたけれども、本発明はこれ
に限定されることなく他方式による高耐圧ＭＯＳ型半導
体装置にも適用される。
以上説明したように、本発明は、エピタキシャル層と同
電位のポリシリ配線をソース配線（接地配線）と直交さ
せてその下に設けることにより、反転層の形成を防いで
高濃度拡散層との距離減少による耐圧低下を防ぎ、さら
に、低濃度拡散層により空乏層の曲率を大きくし前記低
濃度拡散層側にも空乏層が伸びるようにすることにより
、耐圧を向上させることができる効果がある。
電位のポリシリ配線をソース配線（接地配線）と直交さ
せてその下に設けることにより、反転層の形成を防いで
高濃度拡散層との距離減少による耐圧低下を防ぎ、さら
に、低濃度拡散層により空乏層の曲率を大きくし前記低
濃度拡散層側にも空乏層が伸びるようにすることにより
、耐圧を向上させることができる効果がある。
第１図は本発明の第一実施例の要部を示す模式的縦断面
図。 第２図は第１図の要部を示す模式的縦断面図。 第３図は本発明の第二実施例の要部を示す模式的縦断面
図。 第４図は従来例の要部を示す模式的縦断面図。 １・・・Ｐ一型基板、２・・・Ｎ一型エピタキシャル層
、３・・・Ｐ゛型埋込み層、４・・・Ｐ゛型分離拡散層
、５、ｌ７、１８、３７・・・Ｎ型ウェル、６、９・・
・Ｎ゛型拡散層、７、８、１７、２５・・・Ｐ型ウェル
、１０， ３０・・・ソース配線、ｌ１、３１・・・ゲ
ート電極、１２、３２・・・ドレイン電極、１３、３３
・・・Ｓｉ０２膜、ｌ４、３４・・・ＰＳＧ膜、１５、
ｌ８・・・Ｐ−型反転層、１６、３６・・・ポリシリ配
線、ｌ９・・・空乏層、２１・・・Ｎ一型基板、２２・
・・Ｐ一型エピタキシャル層、２３・・・Ｎ゛型埋込み
層、２４・・・Ｎ゛型分離拡散層、２６、２９・・・Ｐ
゛型拡敗層、３８・・・Ｎ一型反転層。 １：Ｐ一型基狼 ２：Ｎ一型エピクキシャわ１ ３：〆型度込み１ ４：Ｐ＋型分ＩＩＩ！広范層 ５：Ｎ型ウェル ６：Ｎ”型拡較４ １７：Ｐ型ウエル１０：ソー
ス配Ｍ ４８：〆型反転層＋３：ｓｉ０２辰 １
９： 空乏層１４：ＰｓＧ膜 １６：ホ１リシリ！１彬策 昂−＊記例（部分灯面図） ；Ｙｌ２ 図
図。 第２図は第１図の要部を示す模式的縦断面図。 第３図は本発明の第二実施例の要部を示す模式的縦断面
図。 第４図は従来例の要部を示す模式的縦断面図。 １・・・Ｐ一型基板、２・・・Ｎ一型エピタキシャル層
、３・・・Ｐ゛型埋込み層、４・・・Ｐ゛型分離拡散層
、５、ｌ７、１８、３７・・・Ｎ型ウェル、６、９・・
・Ｎ゛型拡散層、７、８、１７、２５・・・Ｐ型ウェル
、１０， ３０・・・ソース配線、ｌ１、３１・・・ゲ
ート電極、１２、３２・・・ドレイン電極、１３、３３
・・・Ｓｉ０２膜、ｌ４、３４・・・ＰＳＧ膜、１５、
ｌ８・・・Ｐ−型反転層、１６、３６・・・ポリシリ配
線、ｌ９・・・空乏層、２１・・・Ｎ一型基板、２２・
・・Ｐ一型エピタキシャル層、２３・・・Ｎ゛型埋込み
層、２４・・・Ｎ゛型分離拡散層、２６、２９・・・Ｐ
゛型拡敗層、３８・・・Ｎ一型反転層。 １：Ｐ一型基狼 ２：Ｎ一型エピクキシャわ１ ３：〆型度込み１ ４：Ｐ＋型分ＩＩＩ！広范層 ５：Ｎ型ウェル ６：Ｎ”型拡較４ １７：Ｐ型ウエル１０：ソー
ス配Ｍ ４８：〆型反転層＋３：ｓｉ０２辰 １
９： 空乏層１４：ＰｓＧ膜 １６：ホ１リシリ！１彬策 昂−＊記例（部分灯面図） ；Ｙｌ２ 図
Claims (1)
- 【特許請求の範囲】 １、一導電型の半導体基板上に形成されドレイン領域と
なる反対導電型のエピタキシャル層と、このエピタキシ
ャル層を各素子ごとに分離する一導電型の分離拡散層と
、 装置を高耐圧化するために前記エピタキシャル層上面に
形成された少くとも一つの高濃度拡散層と、 ソース領域に接続され前記エピタキシャル層上に絶縁膜
を介して形成され前記分離拡散層上を通る第一の配線と を備えた高耐圧ＭＯＳ型半導体装置において、前記分離
拡散層とこの分離拡散層に近い前記高濃度拡散層との間
の前記第一の配線と前記エピタキシャル層との間に絶縁
膜を介して前記第一の配線と直交して形成され前記エピ
タキシャル層に接続された第二の配線と、 この第二の配線と前記分離拡散層との間の前記エピタキ
シャル層上面に形成された一導電型の低濃度拡散層と を備えたことを特徴とする高耐圧ＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189179A JP2545987B2 (ja) | 1989-07-21 | 1989-07-21 | 高耐圧ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189179A JP2545987B2 (ja) | 1989-07-21 | 1989-07-21 | 高耐圧ｍｏｓ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0353564A true JPH0353564A (ja) | 1991-03-07 |
| JP2545987B2 JP2545987B2 (ja) | 1996-10-23 |
Family
ID=16236818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189179A Expired - Fee Related JP2545987B2 (ja) | 1989-07-21 | 1989-07-21 | 高耐圧ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2545987B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| WO2010023797A1 (ja) * | 2008-08-29 | 2010-03-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234561A (ja) * | 1987-03-24 | 1988-09-29 | Toshiba Corp | 半導体装置 |
| JPS6484733A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Semiconductor device |
-
1989
- 1989-07-21 JP JP1189179A patent/JP2545987B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234561A (ja) * | 1987-03-24 | 1988-09-29 | Toshiba Corp | 半導体装置 |
| JPS6484733A (en) * | 1987-09-28 | 1989-03-30 | Nec Corp | Semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007134588A (ja) * | 2005-11-11 | 2007-05-31 | Sanken Electric Co Ltd | 半導体装置 |
| WO2010023797A1 (ja) * | 2008-08-29 | 2010-03-04 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2545987B2 (ja) | 1996-10-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5901003B2 (ja) | パワー系半導体装置 | |
| JP6253885B2 (ja) | 縦型パワーｍｏｓｆｅｔ | |
| JPH06224437A (ja) | 電界効果トランジスタ及びその製造方法 | |
| US8980714B2 (en) | Semiconductor device with buried gate electrode structures | |
| JPH06260652A (ja) | 高電圧パワートランジスタおよびその形成方法 | |
| JP2008211215A (ja) | マルチフィンガートランジスタ | |
| JP7147703B2 (ja) | 半導体装置 | |
| TW201628127A (zh) | 積體電路結構與其形成方法 | |
| CN107785411B (zh) | 集成有结型场效应晶体管的器件及其制造方法 | |
| JPH08130308A (ja) | 半導体装置 | |
| JP2012079992A (ja) | 半導体装置 | |
| JP4832841B2 (ja) | 半導体装置 | |
| US11799031B2 (en) | Field-effect transistor | |
| TWI615970B (zh) | 半導體元件 | |
| JPH0353564A (ja) | 高耐圧ｍｏｓ型半導体装置 | |
| KR102363129B1 (ko) | 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스 | |
| US7135739B2 (en) | Vertical-type metal insulator semiconductor field effect transistor device, and production method for manufacturing such transistor device | |
| CN109378340A (zh) | 一种采用多埋层技术的双阱p型LDMOS | |
| KR102363128B1 (ko) | 반도체 디바이스의 제조 방법 및 집적 반도체 디바이스 | |
| CN109599441B (zh) | Soi二极管 | |
| TWI377665B (en) | High voltage operating field effect transistor, bias circuit therefor and high voltage circuit thereof | |
| JPS63204655A (ja) | Ｍｉｓトランジスタ | |
| JPH0267765A (ja) | 半導体装置の製造方法 | |
| JPS63254769A (ja) | 縦型絶縁ゲ−ト電界効果トランジスタ | |
| CN109216453B (zh) | 高压半导体装置及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |