JPH0267765A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0267765A JPH0267765A JP22010688A JP22010688A JPH0267765A JP H0267765 A JPH0267765 A JP H0267765A JP 22010688 A JP22010688 A JP 22010688A JP 22010688 A JP22010688 A JP 22010688A JP H0267765 A JPH0267765 A JP H0267765A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion region
- type diffusion
- region
- oxide film
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 20
- 238000009792 diffusion process Methods 0.000 claims abstract description 45
- 239000000758 substrate Substances 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 8
- 238000009413 insulation Methods 0.000 claims description 2
- 238000005192 partition Methods 0.000 claims description 2
- 230000015556 catabolic process Effects 0.000 abstract description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 230000003071 parasitic effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- -1 phosphorus ions Chemical class 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に高耐圧ＭＯ３型トラン
ジスタを有する半導体装置に関する。
ジスタを有する半導体装置に関する。
従来、この種の高耐圧ＭＯ３型トランジスタを有する半
導体装置は、第２図に示すように、Ｐ型シリコン基板１
の主表面に設けたＮ−型拡散領域２及びＮ−型拡散領域
２内に設けたＮ＋型拡散領域９によりドレイン領域を形
成し、ゲート電極７とＮ＋型拡散領域９との間には、膜
厚の厚い酸化膜１３を介在させていた。このようにＮ＋
型拡散領域９をゲート電極７から隔て、更にＮ＋型拡散
領域９の不純物濃度をコントロールすることにより、ゲ
ート電極７、ソース領域８及びＰ型シリコン基板１のそ
れぞれを接地した状態で前記ドレイン領域に電圧を印加
したときの耐電圧（以後ＯＦＦ耐圧と記す）はゲートの
絶縁破壊電圧以上に上げることが可能となった。
導体装置は、第２図に示すように、Ｐ型シリコン基板１
の主表面に設けたＮ−型拡散領域２及びＮ−型拡散領域
２内に設けたＮ＋型拡散領域９によりドレイン領域を形
成し、ゲート電極７とＮ＋型拡散領域９との間には、膜
厚の厚い酸化膜１３を介在させていた。このようにＮ＋
型拡散領域９をゲート電極７から隔て、更にＮ＋型拡散
領域９の不純物濃度をコントロールすることにより、ゲ
ート電極７、ソース領域８及びＰ型シリコン基板１のそ
れぞれを接地した状態で前記ドレイン領域に電圧を印加
したときの耐電圧（以後ＯＦＦ耐圧と記す）はゲートの
絶縁破壊電圧以上に上げることが可能となった。
上述した従来の半導体装置は、ゲート電極とＮ＋型拡散
領域との間のＮ−型拡散領域の表面に厚い酸化膜を介在
させることにより、トランジスタのＯＦＦ耐圧の向上は
可能であったものの、電流駆動能力（以下ＯＮ電流と記
す）が非常に低くなってしまうという問題点を有してい
る。
領域との間のＮ−型拡散領域の表面に厚い酸化膜を介在
させることにより、トランジスタのＯＦＦ耐圧の向上は
可能であったものの、電流駆動能力（以下ＯＮ電流と記
す）が非常に低くなってしまうという問題点を有してい
る。
また、ＬＳＩの出力トランジスタとして用いる時には、
所望の電流量に対してトランジスタのゲート幅を大きく
して対処する必要があり、このような出力端子が非常に
多い時には、これにより半導体チップの寸法が増大する
という問題も生じる。
所望の電流量に対してトランジスタのゲート幅を大きく
して対処する必要があり、このような出力端子が非常に
多い時には、これにより半導体チップの寸法が増大する
という問題も生じる。
また、厚い酸化膜下にＮ型不純物を高濃度に自己整合的
に導入して、この寄生抵抗を低減しようとすると、ゲー
ト電極下へＮ型の高濃度不純物層ができることになり、
トランジスタのＯＦＦ耐圧の低下を招くという問題点が
ある 本発明の目的は、ＯＦＦ耐圧が高く且つ電流駆動能力の
すぐれた半導体装置を提供することにある。
に導入して、この寄生抵抗を低減しようとすると、ゲー
ト電極下へＮ型の高濃度不純物層ができることになり、
トランジスタのＯＦＦ耐圧の低下を招くという問題点が
ある 本発明の目的は、ＯＦＦ耐圧が高く且つ電流駆動能力の
すぐれた半導体装置を提供することにある。
〔課題を解決するための手段〕
本発明の半導体装置は、−導電型半導体基板の主表面に
設けた逆導電型のドレイン領域形成用の低濃度拡散領域
と、前記低濃度拡散領域の表面に設けた凹部の底面に設
けた逆導電型の高濃度拡散領域と、前記凹部内部に充填
して設けた埋込絶縁膜と、前記半導体基板の表面に設け
て前記埋込絶縁膜を含む素子形成領域を区画するフィー
ルド絶縁膜と、前記素子形成領域の表面に設けたゲート
絶縁膜と、前記埋込絶縁膜の一部を含み前記ゲート絶縁
膜上に設けたゲート電極と、前記ゲート電極に整合して
前記素子形成領域に設けた逆導電型のソース領域と、前
記埋込絶縁膜に隣接して前記低濃度拡散領域内に設けた
逆導電型の高濃度拡散領域とを有する。
設けた逆導電型のドレイン領域形成用の低濃度拡散領域
と、前記低濃度拡散領域の表面に設けた凹部の底面に設
けた逆導電型の高濃度拡散領域と、前記凹部内部に充填
して設けた埋込絶縁膜と、前記半導体基板の表面に設け
て前記埋込絶縁膜を含む素子形成領域を区画するフィー
ルド絶縁膜と、前記素子形成領域の表面に設けたゲート
絶縁膜と、前記埋込絶縁膜の一部を含み前記ゲート絶縁
膜上に設けたゲート電極と、前記ゲート電極に整合して
前記素子形成領域に設けた逆導電型のソース領域と、前
記埋込絶縁膜に隣接して前記低濃度拡散領域内に設けた
逆導電型の高濃度拡散領域とを有する。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図である。
プの断面図である。
図に示すように、Ｐ型シリコン基板１の主表面に低濃度
のリンイオンを選択的にイオン注入して熱処理し、不純
物濃度がｌＸｌ０”〜５Ｘ１０７Ｃｍ−３の範囲内にあ
るドレイン領域形成用のＮ−型拡散領域２を設ける。次
に、Ｎ−型拡散領域の表面を選択的にエツチングして凹
部を設け、前記凹部底部に高濃度のヒ素イオンをイオン
注入してＮ＋型拡散領域３を設ける。次に、前記凹部を
含む表面にＣＶＤ法により酸化シリコン膜を堆積した後
全面を異方性エツチングして前記酸化シリコン膜の上面
をちょうどＮ−型拡散領域を含むＰ型シリコン基板１の
表面と一致させた埋込酸化膜４を形成する。次に、Ｐ型
シリコン基板１の表面を選択的に酸化したフィールド酸
化膜５を設けて素子形成領域を区画し、前記素子形成領
域の表面にゲート絶縁膜６を形成する。次に、埋込酸化
膜４の一部を含むゲート絶縁膜６の上に選択的にゲート
電極７を設け、ゲート電極７に整合させて前記素子形成
領域にＮ型の高濃度不純物を導入しソース領域８及び埋
込酸化膜４に隣接してＮ−型拡散領域２の中にＮ＋型拡
散領域９を設ける。次に、ゲート電ｇ＋７を含む表面に
眉間絶縁膜１０を堆積し、ソース領域８及びドレイン領
域のＮ＋型拡散領域９のコンタクト用開孔部をそれぞれ
設け、前記開孔部のソース領域８及びＮ＋型拡散領域９
のそれぞれと接続するアルミニウム電極１１．１２を形
成して高耐圧ＭＯＳ型トランジスタを有する半導体装置
を構成する。
のリンイオンを選択的にイオン注入して熱処理し、不純
物濃度がｌＸｌ０”〜５Ｘ１０７Ｃｍ−３の範囲内にあ
るドレイン領域形成用のＮ−型拡散領域２を設ける。次
に、Ｎ−型拡散領域の表面を選択的にエツチングして凹
部を設け、前記凹部底部に高濃度のヒ素イオンをイオン
注入してＮ＋型拡散領域３を設ける。次に、前記凹部を
含む表面にＣＶＤ法により酸化シリコン膜を堆積した後
全面を異方性エツチングして前記酸化シリコン膜の上面
をちょうどＮ−型拡散領域を含むＰ型シリコン基板１の
表面と一致させた埋込酸化膜４を形成する。次に、Ｐ型
シリコン基板１の表面を選択的に酸化したフィールド酸
化膜５を設けて素子形成領域を区画し、前記素子形成領
域の表面にゲート絶縁膜６を形成する。次に、埋込酸化
膜４の一部を含むゲート絶縁膜６の上に選択的にゲート
電極７を設け、ゲート電極７に整合させて前記素子形成
領域にＮ型の高濃度不純物を導入しソース領域８及び埋
込酸化膜４に隣接してＮ−型拡散領域２の中にＮ＋型拡
散領域９を設ける。次に、ゲート電ｇ＋７を含む表面に
眉間絶縁膜１０を堆積し、ソース領域８及びドレイン領
域のＮ＋型拡散領域９のコンタクト用開孔部をそれぞれ
設け、前記開孔部のソース領域８及びＮ＋型拡散領域９
のそれぞれと接続するアルミニウム電極１１．１２を形
成して高耐圧ＭＯＳ型トランジスタを有する半導体装置
を構成する。
ここで、ゲート電極７とＮ１型拡散領域９との間は、埋
込み酸化膜４で隔てられているため、ゲートとドレイン
間のＭＯＳ型トランジスタのＯＦＦ耐圧を充分高く維持
するとともに、ドレインの寄生抵抗値を減少させるため
に埋込み酸化膜４の下面に設けなＮ＋型拡散領域３によ
り電流駆動能力のすぐれた高耐圧ＭＯＳ型トランジスタ
が得られる。
込み酸化膜４で隔てられているため、ゲートとドレイン
間のＭＯＳ型トランジスタのＯＦＦ耐圧を充分高く維持
するとともに、ドレインの寄生抵抗値を減少させるため
に埋込み酸化膜４の下面に設けなＮ＋型拡散領域３によ
り電流駆動能力のすぐれた高耐圧ＭＯＳ型トランジスタ
が得られる。
〔発明の効果〕
以上説明したように本発明は、ドレイン領域を構成する
Ｎ−型拡散領域内に設けた埋込み酸化膜と埋込み酸化膜
の下面に設けなＮ＋型拡散領域によりＮ＋型拡散領域と
ゲート電極とを隔てることにより、トランジスタのＯＦ
Ｆ耐圧を確保すると共に、高耐圧化したことによりＯＮ
電流の低下を埋込み酸化膜の下面に設けたＮ＋型拡散領
域によりドレインの寄生抵抗を低減させることが可能と
なり、駆動能力のより大きな高耐圧ＭＯ３型トランジス
タを有する半導体装置を実現できるという効果がある。
Ｎ−型拡散領域内に設けた埋込み酸化膜と埋込み酸化膜
の下面に設けなＮ＋型拡散領域によりＮ＋型拡散領域と
ゲート電極とを隔てることにより、トランジスタのＯＦ
Ｆ耐圧を確保すると共に、高耐圧化したことによりＯＮ
電流の低下を埋込み酸化膜の下面に設けたＮ＋型拡散領
域によりドレインの寄生抵抗を低減させることが可能と
なり、駆動能力のより大きな高耐圧ＭＯ３型トランジス
タを有する半導体装置を実現できるという効果がある。
第１図は本発明の一実施例を説明するための半導体チッ
プの断面図、第２図は従来の半導体装置の一例を説明す
るための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ−型拡散領域、
３・・・Ｎ＋型拡散領域、４・・・埋込酸化膜、５・・
・フィールド酸化膜、６・・・ゲート絶縁膜、７・・・
ゲート電極、８・・・ソース領域、９・・・Ｎ＋型拡散
領域、１０・・層間絶縁膜、１１．１２・・・アルミニ
ウム電極、１３・・・酸化膜。 万
プの断面図、第２図は従来の半導体装置の一例を説明す
るための半導体チップの断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ−型拡散領域、
３・・・Ｎ＋型拡散領域、４・・・埋込酸化膜、５・・
・フィールド酸化膜、６・・・ゲート絶縁膜、７・・・
ゲート電極、８・・・ソース領域、９・・・Ｎ＋型拡散
領域、１０・・層間絶縁膜、１１．１２・・・アルミニ
ウム電極、１３・・・酸化膜。 万
Claims (1)
- 一導電型半導体基板の主表面に設けた逆導電型のドレ
イン領域形成用の低濃度拡散領域と、前記低濃度拡散領
域の表面に設けた凹部の底面に設けた逆導電型の高濃度
拡散領域と、前記凹部内部に充填して設けた埋込絶縁膜
と、前記半導体基板の表面に設けて前記埋込絶縁膜を含
む素子形成領域を区画するフィールド絶縁膜と、前記素
子形成領域の表面に設けたゲート絶縁膜と、前記埋込絶
縁膜の一部を含み前記ゲート絶縁膜上に設けたゲート電
極と、前記ゲート電極に整合して前記素子形成領域に設
けた逆導電型のソース領域と、前記埋込絶縁膜に隣接し
て前記低濃度拡散領域内に設けた逆導電型の高濃度拡散
領域とを有することを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220106A JP2712359B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63220106A JP2712359B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0267765A true JPH0267765A (ja) | 1990-03-07 |
| JP2712359B2 JP2712359B2 (ja) | 1998-02-10 |
Family
ID=16746007
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63220106A Expired - Lifetime JP2712359B2 (ja) | 1988-09-01 | 1988-09-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712359B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5632111A (en) * | 1992-09-01 | 1997-05-27 | Daiwa Seiko, Inc. | Fishing rod with reel fastener |
| US5984847A (en) * | 1994-08-16 | 1999-11-16 | Beloit Technologies, Inc. | Self loading controlled deflection roll |
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| JP2008504680A (ja) * | 2004-06-23 | 2008-02-14 | フリースケール セミコンダクター インコーポレイテッド | Ｌｄｍｏｓトランジスタ |
| JP2008258640A (ja) * | 2008-05-07 | 2008-10-23 | Renesas Technology Corp | 半導体集積回路装置 |
| KR100953014B1 (ko) * | 2006-11-30 | 2010-04-14 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453574A (en) * | 1987-08-25 | 1989-03-01 | Mitsubishi Electric Corp | Semiconductor device |
-
1988
- 1988-09-01 JP JP63220106A patent/JP2712359B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6453574A (en) * | 1987-08-25 | 1989-03-01 | Mitsubishi Electric Corp | Semiconductor device |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5632111A (en) * | 1992-09-01 | 1997-05-27 | Daiwa Seiko, Inc. | Fishing rod with reel fastener |
| US6374534B1 (en) | 1992-09-01 | 2002-04-23 | Daiwa Seiko, Inc. | Fishing rod with reel fastener |
| US5984847A (en) * | 1994-08-16 | 1999-11-16 | Beloit Technologies, Inc. | Self loading controlled deflection roll |
| JP2002170888A (ja) * | 2000-11-30 | 2002-06-14 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
| US7541661B2 (en) | 2000-11-30 | 2009-06-02 | Renesas Technology Corp. | Semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| US7790554B2 (en) | 2000-11-30 | 2010-09-07 | Renesas Technology Corp. | Method of manufacturing semiconductor integrated circuit device with high and low breakdown-voltage MISFETs |
| JP2008504680A (ja) * | 2004-06-23 | 2008-02-14 | フリースケール セミコンダクター インコーポレイテッド | Ｌｄｍｏｓトランジスタ |
| KR100953014B1 (ko) * | 2006-11-30 | 2010-04-14 | 가부시끼가이샤 도시바 | 반도체 장치 및 그 제조 방법 |
| US7709906B2 (en) | 2006-11-30 | 2010-05-04 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| JP2008258640A (ja) * | 2008-05-07 | 2008-10-23 | Renesas Technology Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712359B2 (ja) | 1998-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5578508A (en) | Vertical power MOSFET and process of fabricating the same | |
| US6638798B2 (en) | Method of fabricating a semiconductor device of high-voltage CMOS structure | |
| JP3167457B2 (ja) | 半導体装置 | |
| US6072215A (en) | Semiconductor device including lateral MOS element | |
| US7462908B2 (en) | Dynamic deep depletion field effect transistor | |
| US6432775B2 (en) | Trench DMOS transistor structure having a low resistance path to a drain contact located on an upper surface | |
| JP7383760B2 (ja) | 半導体装置 | |
| JP2000252468A (ja) | 埋め込みゲートを有するｍｏｓゲート装置およびその製造方法 | |
| US10164087B2 (en) | Semiconductor device and method of manufacturing same | |
| JPH0774352A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| US6534830B2 (en) | Low impedance VDMOS semiconductor component | |
| JPH11103056A (ja) | 横型ｍｏｓ素子を含む半導体装置 | |
| JP2894820B2 (ja) | 半導体装置 | |
| JPH08213617A (ja) | 半導体装置およびその駆動方法 | |
| JP4232645B2 (ja) | トレンチ横型半導体装置およびその製造方法 | |
| US6589845B1 (en) | Method of forming a semiconductor device and structure therefor | |
| JPH0267765A (ja) | 半導体装置の製造方法 | |
| US11502192B2 (en) | Monolithic charge coupled field effect rectifier embedded in a charge coupled field effect transistor | |
| JPH07235605A (ja) | 少なくとも１個のｃｍｏｓ−ｎａｎｄゲートを有する集積回路構造及びその製造方法 | |
| JPH02144971A (ja) | 半導体装置及びその製造方法 | |
| JP2000260990A (ja) | 高電圧素子及びその製造方法 | |
| JPH07142731A (ja) | パワーデバイスおよびそれを形成するための方法 | |
| JPH0770686B2 (ja) | 相補形ｍｉｓ半導体集積回路装置 | |
| CN111223931A (zh) | 沟槽mosfet及其制造方法 | |
| KR970000227B1 (ko) | 반도체 메모리 장치 및 그 제조방법 |