JPH0353596Y2 - - Google Patents

Description

【考案の詳細な説明】 産業上の利用分野 本考案は、スイツチングレギユレータ、特に起
動時に発生する突入電流によるスイツチングレギ
ユレータに関連する。

従来の技術 一般にスイツチングレギユレータは、入力側に
整流回路とコンデンサとからなるコンデンサイン
プツト型の整流平滑回路を設け、この整流平滑回
路の直流ライン間に出力変圧器の１次巻線とスイ
ツチングトランジスタとを直列に接続し、このス
イツチングトランジスタをオン・オフ動作させる
ことにより出力変圧器の２次巻線に接続された負
荷に直流電流を供給する。しかし、このスイツチ
ングレギユレータでは、負荷がランプ負荷やコン
デンサを含む負荷であると、起動時にスイツチン
グトランジスタに突入電流が流れるためスイツチ
ングトランジスタが破壊することがあつた。

考案が解決しようとする問題 このようなスイツチングトランジスタの破壊を
防止するため、従来スイツチングトランジスタの
ベースにパルス幅が徐々に広くなるパルスを印加
してスイツチングトランジスタの通電時間を徐々
に拡大する方法が採用されている。この方法でも
突入電流によるスイツチングトランジスタの破壊
を防止できるが、負荷に定常電流が供給されるま
での時間がかかり、また上記の方法を用いてパル
ス幅を急激に広げて負荷に定常電流が供給される
までの時間を短くすると、スイツチングトランジ
スタが安全動作領域を越え破壊する欠点があつ
た。

考案の概要 本考案は、入力側の整流平滑回路のコンデンサ
とスイツチングトランジスタとの直流ラインに抵
抗とサイリスタとからなる並列回路を設けると共
に、スイツチングトランジスタが起動してから所
定時間後にサイリスタにゲート信号を付与する遅
延回路を前記抵抗の両端に接続することにより、
上記欠点を解消したもので、ランプ負荷やコンデ
ンサを含む負荷に電力を供給する場合にスイツチ
ングトランジスタを破壊せず、かつ負荷に定常電
流が供給されるまでの時間を短縮化できるスイツ
チングレギユレータを提供するものである。

実施例 以下、本考案の実施例を第１図及び第２図につ
いて説明する。

第１図は他励式のスイツチングレギユレータで
あり、全波整流回路１の直流ライン間に入力平滑
用のコンデンサ２が接続され、コンデンサ２の両
端に、出力変圧器６の１次巻線７とスイツチング
トランジスタ３及び抵抗４とトライアツク（双方
向性三端子サイリスタ）５の並列回路が直列に接
続され、さらに遅延回路１９が抵抗４と並列に接
続されている。出力変圧器６には２次巻線８が設
けられ、２次巻線８には、ダイオード１０とコン
デンサ１１からなる整流平滑回路９が接続され、
整流平滑回路９の出力端子に負荷１２が接続され
ている。また、トランジスタ３を駆動するために
駆動回路３４が設けられ、駆動回路３４は駆動変
圧器１３と負荷１２の両端に接続された制御回路
１７とからなつている。駆動変圧器１３は制御回
路１７に接続された１次巻線１４と、トランジス
タ３のベース・エミツタ間に接続された２次巻線
１５とを有する。制御回路１７にはパルス幅変調
回路が含まれており、出力電圧に応じた駆動パル
スが出力される。遅延回路１９は抵抗２２とコン
デンサ２３とからなる積分回路と、コンデンサ２
３が所定レベルに充電されたときに導通する定電
圧ダイオード２４と、コンデンサ２５と抵抗２６
からなるノイズ除去回路とからなり、コンデンサ
２５と抵抗２６の両端はトライアツク５の主電極
T₁とゲートＧ間に接続されている。また、トラ
イアツク５の主電極T₂は、抵抗４、スイツチン
グトランジスタ３のエミツタ及び２次巻線１５に
接続されている。

上記回路において、交流電源（図示せず）が全
波整流回路１に印加されると交流電圧は、全波整
流回路１で整流され、平滑用のコンデンサ２を充
電する。コンデンサ２が充電されると制御回路１
７から駆動変圧器１３の１次巻線１４に、第２図
Ａに示すような駆動パルスが印加され、２次巻線
１５に矢印４０で示する向きの電圧が誘起され
る。このため、トランジスタ３がオンになり、１
次巻線７と抵抗４を介して電流が流れ、２次巻線
８に、巻数に応じた電圧が誘起される。この電圧
は、ダイオード１０に対し、４３で示す逆バイア
スの向きである。

次に、制御回路１７から１次巻線１４に、駆動
パルスが印加されなくなると、２次巻線１５に電
圧が誘起されなくなり、トランジスタ３はオフと
なる。その結果、２次巻線８にダイオード１０を
オンにする向きの電圧が発生し、トランジスタ３
がオンの期間に出力変圧器６に蓄積させたエネル
ギーが整流平滑回路９を介して負荷に放出され
る。出力変圧器６に蓄積されたエネルギーの放出
が終了すると、制御回路１７の駆動パルスによつ
て再びトランジスタ３がオンになり、同様な動作
が繰返えされる。ところで、トランジスタ３のオ
ン期間にトランジスタ３に流れる電流の一部は遅
延回路１９の抵抗２２を通じてコンデンサ２３に
流れ、コンデンサ２３の充電電圧が定電圧ダイオ
ード２４のレベルを越える電圧に達したとき、第
２図Ｂのようにt₁で示す時点でゲート信号が発生
し、トライアツク５のゲートＧに印加される。す
なわち、トランジスタ３が起動してから所定時間
の遅延を伴つてトライアツク５が駆動される。こ
の遅延時間はトライアツク５がオンしたとき、ト
ランジスタ３が破壊しない最短時間になるように
設定されている。したがつて、トライアツク５が
オンになるときには、既に負荷１２に制限された
電流が供給されているので、トランジスタ３に過
大な電流が流れない。

以上の通り、本考案の回路では、起動時に抵抗
４を介してトランジスタ３に電流が流れ、負荷に
制限された電流が供給される。また、所定時間後
に抵抗４がトライアツク５により短絡されて負荷
１２に定常電流が供給されるので、突入電流によ
るトランジスタ３の破壊を防止でき、負荷１２に
定常電流が供給されるまでの時間を短絡すること
ができる。

本考案は上記実施例に限定されずさらに変形が
可能である。上記実施例では、トランジスタ３の
オフ時に出力変圧器６に蓄えられたエネルギーを
負荷１２に供給するフライバツク方式のレギユレ
ータを示したが、トランジスタ３のオン時にエネ
ルギーを負荷に供給するフオワード方式のレギユ
レータにも適用できる。また、抵抗４とトライア
ツク５と遅延回路１９とからなる回路は、トラン
ジスタ３のコレクタと入力側のコンデンサ２を接
続するラインに設けることもできる。また、トラ
イアツク５は１個又は逆並列に接続した逆導通サ
イリスタで構成することもできる。また、遅延回
路１９は種々変更することが可能である。

考案の効果 本考案は、入力側の整流平滑回路のコンデンサ
とスイツチングトランジスタとの接続ラインに抵
抗とサイリスタからなる並列回路を設けると共
に、遅延回路を抵抗の両端に接続したので、鼓動
時におけるスイツチングトランジスタの破壊を防
止でき、かつ負荷に定常電流が供給されるまでの
時間を短縮できる利点を有する。

【図面の簡単な説明】

第１図は本考案の実施例を示す他励式のスイツ
チングレギユレータの回路図、第２図はスイツチ
ングトランジスタの駆動信号とトライアツクの動
作との関係を示すタイムチヤートである。 １……全波整流回路、２……コンデンサ、４…
…抵抗、３……スイツチングトランジスタ、５…
…サイリスタ、６……出力変圧器、７……１次巻
線、８……２次巻線、１２……負荷、１９……遅
延回路。

Claims (1)

【実用新案登録請求の範囲】
1. 整流回路とコンデンサとからなるコンデンサイ
   ンプツト型整流平滑回路の直流ライン間に、出力
   変圧器の１次巻線とスイツチングトランジスタと
   を直列に接続し、該スイツチングトランジスタを
   オン・オフ動作させることにより、前記出力変圧
   器の２次巻線から直流に変換した出力を負荷に供
   給するスイツチングレギユレータにおいて、前記
   コンデンサと前記スイツチングトランジスタとを
   接続するラインに抵抗とサイリスタの並列回路を
   設けると共に、前記スイツチングトランジスタが
   起動してから所定時間後に前記サイリスタにゲー
   ト信号を付与する遅延回路を前記抵抗の両端に接
   続したことを特徴とするスイツチングレギユレー
   タ。