JPH0353658B2 - - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、メモリ制御装置に関し、特にセツト
アソシアテイブ方式かつストアスワツプ方式のキ
ヤツシユメモリを備えた情報処理システムにおけ
る、キヤツシユメモリデータの主メモリ装置への
はき出し手段にかかるメモリ制御装置に関するも
のである。

（従来技術） 大型の情報処理システムにおいては、演算制御
装置の処理速度向上に対し主メモリ装置用メモリ
素子の処理速度は相対的に改善されていない。両
者の処理速度の差を吸収するために、メモリ制御
装置内にストアスワツプ方式のキヤツシユメモリ
を設置し、平均メモリアクセスタイムの短縮及び
主メモリ装置の負荷改善を行なつたシステムがあ
る。ストアスルー方式のキヤツシユメモリのみを
もつシステムでは動作中常に最新メモリデータは
主メモリ装置上に存在するが、ストアスワツプ方
式のキヤツシユメモリをもつ前記のようなシステ
ムでは、メモリデータによつては最新メモリデー
タが主メモリ装置上に存在するとは限らず、キヤ
ツシユメモリ上にのみ存在する場合がある。この
ような主メモリ装置データの非最新性は、システ
ム構成における装置間論理的接続の動的変更に対
して大きな支障となる。第１〜第３図は各装置間
接続の例を示したものである。メモリ制御装置１
０１，１０２は主メモリ装置２０１，２０２，２
０３，２０４に接続されており、更に演算制御装
置３０１，３０２、及び入出力制御装置４０１，
４０２に接続されている。装置間の実線は論理
的，物理的に接続された状態を示し、破線は物理
的には接続されているが論理的には切断された状
態を示す。第１図に示すすべての装置は論理的に
接続され、いわゆるマルチプロセツサとして運用
されている。第２図に示すシステムは２つに分け
られ、デユプレツクスシステムとして両者が独立
に運用される。更に第３図に示すメモリ制御装置
１０２は故障中等の理由で切離された状態にあ
る。これらのシステム構成間の状態変更はシステ
ムを利用中のユーザに対し影響を与えずに行なわ
れることが望ましい。特にシステムがオンライン
で使用されているとき末端の各ユーザに影響を与
えることは避けなければならない。

メモリ制御装置１０１，１０２内にストアスワ
ツプ方式のキヤツシユメモリを持つシステムで
は、第１図〜第３図に示すように１つの主メモリ
装置からみて論理的に接続されるのは１つのメモ
リ制御装置のみであるような構成が一般的にとら
れる。これにより主メモリ装置のデータは、この
主メモリ装置が論理的に接続されたメモリ制御装
置内のキヤツシユメモリに登録されても、論理的
に非接続のメモリ制御装置内のキヤツシユメモリ
に登録されることなく、キヤツシユメモリ間のデ
ータは排他的となり、両者のデータ干渉制御が不
要となる。

このような構成において例えば第３図のシステ
ム構成から第１図のシステム構成に移行すると
き、移行後メモリ制御装置１０２に論理的接続さ
れる主メモリ装置２０３，２０４の最新データは
メモリ制御装置１０１内のキヤツシユメモリ上に
存在するため、単に論理的接続関係を切換えるだ
けでは、システム構成移行後の主メモリ装置２０
３，２０４へのメモリアクセスを正常に行なえな
い。

メモリデータの最新性の矛盾なく第３図のシス
テム構成から第１図のシステム構成に移行するた
めの方法としては以下のような方法がある。

第１の方法は、１度システムを停止させ装置間
論理的接続関係の変更を行なつてからシステムの
イニシヤライズ（主メモリデータの継続性は不
要）から始まる再立上げを行なう方法であるが、
この場合停止から再立上げ完了まで多くの時間を
必要としシステムを使用中のユーザに対し大きな
影響を与える。

第２の方法は、演算制御装置３０１，３０２の
処理を命令の区切りで停止保留し、新たな入出力
動作の起動も抑止し、現在実行中の入出力動作が
完了したところでメモリ制御装置１０１内のキヤ
ツシユメモリデータの主メモリ装置へのはき出し
を行なう。このはき出し完了により主メモリ装置
２０３，２０４のデータが最新状態となる。この
後装置間論理的接続関係の変更を行ない主メモリ
データの継続性を維持したまま処理再開を行な
う。この方法では第１の方法よりはユーザーに影
響を与えないが、現在実行中の入出力動作の停止
待ちにかなりの時間を必要とするためやはりユー
ザーに大きな影響を与える。

第３の方法は、演算制御装置３０１，３０２の
処理を命令の区切りで停止，保留し、処理中の入
出力処理はそのままメモリ制御装置１０１でのメ
モリアクセス処理を抑止，保留する。メモリアク
セスが抑止されたところでメモリ制御装置１０１
内のキヤツシユメモリデータの主メモリ装置への
はき出しを行ない、はき出しが完了したところで
装置間論理的接続関係の変更を行ない、主メモリ
データの継続性を維持したままで処理再開を行な
う。この方法の場合キヤツシユメモリデータの主
メモリ装置へのはき出し時間程度のユーザーから
見たシステム停止はあまり問題とならないが、キ
ヤツシユメモリデータはき出しの間の入出力処理
のメモリアクセス処理抑止によコマンドオーバー
ラン及びデータオバーランの多発の収拾が出来な
くなる恐れがある。

キヤツシユメモリへの演算制御装置とが入出力
装置からのメモリアクセスを正常に処理しながら
キヤツシユメモリデータの主メモリ装置へのはき
出し処理を遂行出来れば上記のような方法をとら
なくても済むが、主メモリ装置へのはき出し済み
のキヤツシユメモリデータへのメモリアクセスが
あつたとき処理に不都合が生じる。上記のような
処理は第１図に示すシステム構成と第２図に示す
システム構成間の移行についても同様なことが言
える。

以上のように、従来のこのようなシステムは、
システム構成変更を有効に行なえる手段がない等
の欠点を有していた。

（発明の目的） 本発明の目的は、従来のメモリ制御装置におけ
る欠点を除去すると共にメモリ制御装置内のスト
アスワツプ方式のキヤツシユメモリデータの主メ
モリ上へのはき出し処理において、キヤツシユメ
モリの最後の行のはき出し処理に入るまでは、入
出力処理によるメモリアクセスを未はき出しのキ
ヤツシユメモリデータに対しては許し、またキヤ
ツシユメモリミスヒツト時の新規ブロツク割付を
未はき出し行のみに限定することにより、入出力
処理によるメモリアクセス抑止時間を短縮し、シ
ステム構成の動的変更を改善することにある。

（発明の構成） 本発明によれば、複数の演算制御装置、複数の
入出力制御装置、複数の主メモリ装置及び前記演
算制御装置と前記入出力制御装置とから前記主メ
モリ装置に対するメモリアクセス要求を中介する
複数のメモリ制御装置を含み、前記各メモリ制御
装置内には前記各演算制御装置及び入出力制御装
置によつて共有されたセツトアソシアテイブ方式
かつストアスワツプ方式のキヤツシユメモリを有
する情報処理システムにおいて、前記キヤツシユ
メモリの行を指定してその行への新規ブロツク登
録の禁止を行なう回路と、前記キヤツシユメモリ
の行を指定してその行のデータを対応する前記主
メモリ装置へはき出し回路と、前記入出力制御装
置から前記メモリ制御装置へのメモリアクセスを
抑止する回路とを設けたことを特徴とするメモリ
制御装置が得られる。

（実施例） 次に本発明の実施例について図面を参照して説
明する。

第４図は本発明の一実施例を示す。第４図にお
いて、本発明の一実施例は演算制御装置３０１お
よび入出力制御装置４０１に接続され、更に主メ
モリ装置２０１に接続されており、前記各演算制
御装置および入出力制御装置によつて共有された
セツトアソシアテイブ方式またはストアスワツプ
方式のキヤツシユメモリを有するメモリ制御装置
１０１で、前記キヤツシユメモリの行を指定し
て、その行への新規ブロツク登録の禁止を行う回
路１１９と、前記キヤツシユメモリ装置２０１へ
はき出すはき出し制御回路１２３と、前記入出力
制御装置４０１から前記メモリ制御装置１０１へ
のメモリアクセスを抑止する回路１２４とを含
む。

更に、このメモリ制御装置１０１は前記入出力
制御装置４０１に接続されるリクエスト受付ポー
ト回路１１１，１２６と、演算制御装置３０１に
接続されるリクエスト受付ポート回路１１０，１
２７と、はき出し制御回路１２３に接続されるは
き出し列アドレスカウンタ１２２と、前記リクエ
スト受付ポート回路１１０，１１１，１２６，１
２７およびはき出し列アドレスカウンタ１２２に
接続されるステージ１リクエストレジスタ１１２
と、該ステージ１リクエストレジスタ１１２に接
続されるステージ２リクエストレジスタ１１３
と、該ステージ２リクエストレジスタ１１３に接
続され、更にその出力が主メモリ装置２０１に接
続されているステージ３リクエストレジスタ１１
４とを含む。

ステージ１リクエストレジスタ１１２は書込デ
ータレジスタ１１５，アドレスアレイ１３０およ
びアドレス比較回路１２１に接続され、更に前記
行指定新規割付禁止ビツト１１９，前記はき出し
制御回路１２３および入出力制御装置リクエスト
受付抑止ビツト１２４に接続されている。行指定
新規割付禁止ビツト１１９はリプレイスメント回
路１３２に接続されている。はき出し制御回路１
２３は演算制御装置に接続されており、入出力制
御装置リクエスト受付抑止ビツト１２４は入出力
制御装置４０１に接続されている。

書込データレジスタ１１５は読出データ選択回
路１２５およびキヤツシユメモリ１３１に接続さ
れている。アドレスアレイ１３０はアドレスアレ
イレジスタ１１６を介してアドレスアレイデータ
選択回路１１７に接続されている。

ステージ２リクエストレジスタ１１３はキヤツ
シユメモリ１３１と、リプレイスメント回路１３
２とに接続されている。

ステージ３リクエストレジスタ１４は主メモリ
リクエストバツフア１２０とステージ１リクエス
トレジスタ１１２とに接続されている。更に主メ
モリリクエストバツフア１２０はキヤツシユメモ
リ１３１と書込データレジスタ１１５に接続され
ている。キヤツシユメモリ１３１は読出データレ
ジスタ１１８を介して読出データ選択回路１２５
と主メモリ装置２０１に接続されている。読出デ
ータ選択回路１２５は書込データレジスタ１１５
および読出データレジスタ１１８のいずれかを選
択し、そのデータを演算制御装置３０１および入
出力制御装置４０１に供給するように構成されて
いる。

次に通常のメモリアクセスのメモリ制御装置１
０１内の動作例について説明する。演算制御装置
３０１または入出力制御装置４０１からメモリア
クセスメモリ制御装置１０１に対して行なわれ
と、その動作指定コード，アドレス及びストアデ
ータ等のリクエスト情報がリクエスト受付ポート
回路１１０または１１１に受取られる。次にリク
エスト受付ポート回路から１つのリクエスト情報
が選択されてステージ１リクエストレジスタ１１
２に送られる。ステージ１リクエストレジスタ１
１２では動作指定コードの解読が行なわれ、以下
動作指定に従つた動作が行なわれる。

動作指定が読出しリクエストのとき、まずアド
レスアレイ１３０の索引が行なわれ所要のデータ
がキヤツシユメモリ上に存在するか否かを調べ
る。存在するとき（キヤツシユメモリヒツトと呼
ぶ）はキヤツシユメモリ１３１から対応するデー
タが続出データレジスタ１１８に読出され要求元
装置に送出される。またステージ２リクエストレ
ジスタ１１３から、参照されたキヤツシユメモリ
ブロツクのリプレイメント回路１３２への反映が
行なわれる。

動作指定が書込みリクエストで、アドレスアレ
イ１３０索引の結果対応するデータがキヤツシユ
メモリ上に存在するときは、書込データレジスタ
１１５からキヤツシユメモリ１３１の対応するデ
ータへの書込みが行なわれる。主メモリ装置２０
１への書込みはこのとき行なわれない。

このとき読出しのときと同様にリプレイスメン
ト回路１３２への反映が行なわれる。ところでア
ドレスアレイ１３０の中にはキヤツシユメモリブ
ロツク対応に修飾ビツトが設けられている。この
修飾ビツトがオンのときは対応ブロツクの最新デ
ータが主メモリ装置２０１にはなくてキヤツシユ
メモリ１３１にのみ存在することを示す。修飾ビ
ツトは書込みが行なわれたときにオンにする必要
がある。書込みリクエストでキヤツシユメモリ上
に対応データが存在するときには、アドレスアレ
イ１３０のデータがアドレスアレイレジスタ１１
６に読出され前記修飾ビツトの値を調べ。この修
飾ビツトがオフであるときは、前記書込みリクエ
スト情報はステージ３リクエストレジスタ１１４
を経由してステージ１リクエストレジスタ１１２
に返されてアドレスアレイ１３０の対応ブロツク
の修飾ビツトをオンにするためのアドレスアレイ
１３０への登録動作が行なわれる。

読出しリクエストまたは書込みリクエストでア
ドレスアレイ１３０索引の結果所要データキヤツ
シユメモリ上に存在しないとき（キヤツシユメモ
リミスヒツトと呼ぶ）は以下の動作が行なわれ
る。ステージ２リクエストレジスタはリプレイス
メント回路１３２がアクセスされ、新規に割付け
が行なわれるブロツクの行番号が決定される。

この番号により、アドレスアレイ１３０から読
出されたデータが入れられているアドレスアレイ
レジスタ１１６からリプレイスされるブロツクの
アドレスアレイデータがアドレスアレイデータ選
択回路１１７により選択されステージ３リクエス
トレジスタ１１４の１部データとなる。ステージ
２リクエストレジスタ１１３の情報もステージ３
リクエストレジスタ１１４に送られる。

ステージ３リクエストレジスタ１１４からは主
メモリ装置２０１にブロツク転送要求が出され、
また主メモリリクエストバツフア１２０に主メモ
リ装置へのリクエスト中のリクエスト情報が格納
される。このリクエスト情報の種類としては、ブ
ロツク転送データを書込むべきキヤツシユメモリ
の列アドレス，行アドレスとか要求元からのリク
エストが書込みリクエストのときは、ストアデー
タ等がある。

ステージ３リクエストレジスタ１１４の内容は
ステージ１リクエストレジスタに戻され、アドレ
スアレイ１３０への新規割付ブロツク情報の登録
が行なわれる。要求元からのリクエストが書込み
リクエストのときは、同時に前記修飾ビツトがオ
ンされる。リプレイスされたアドレスアレイのブ
ロツクの修飾ビツトがオンであつたときには、リ
プレイスされるブロツクの最新データは主メモリ
装置２０１には存在せず、キヤツシユメモリ１３
１の対応するブロツクにのみ存在するため、この
データを主メモリ装置へ戻す必要がある。このと
きにはリプレイスされたブロツクのアドレスを含
むステージ１リクエストレジスタ１１２のリクエ
スト情報はステージ２リクエストレジスタ１１３
に送られ、さらにステージ３リクエストレジスタ
１１４からリプレイスされたブロツクのアドレス
で主メモリ装置２０１に対しブロツク書込要求が
行なわれる。このときの主メモリ装置２０１への
書込データは、キヤツシユメモリ１３１のデータ
が読出データレジスタ１１８を経由して送られ
る。要求元からのリクエストが読出しリクエスト
のときは、主メモリ装置２０１からブロツク転送
データが読出されてくると、書込データレジスタ
１１５に前記データが入れられる。このとき主メ
モリリクエストバツフア１２０から前記データを
書込むべきキヤツシユメモリの行アドレス，列ア
ドレスが取出され、キヤツシユメモリ１３１に前
記書込データレジスタ１１５のデータが書込まれ
る。また前記データは要求元に読出データ選択回
路１２５を経由して送られる。要求元からのリク
エストが書込リクエストのときは、主メモリ装置
２０１からのブロツク転送データが送られてきた
とき主メモリリクエストバツフア１２０からスト
アデータが取出され前記ブロツク転送データとマ
ージされて書込データレジスタ１１５に入れられ
る。

以上のリクエスト処理は、複数個のリクエスト
がパイプライン的に処理されるため、リクエスト
処理間のアドレス干渉が発生するが、これを回避
するためにアドレス比較回路１２１が設けられて
いる。アドレス比較回路１２１にはリクエスト処
理中のアドレスが貯わえられ、このアドレスと新
たにステージ１リクエストレジスタ１１２に入つ
てきたアドレスが比較され、一致すると前記ステ
ージ１リクエストレジスタ１１２のリクエスト処
理は抑止される。

次に本発明の一実施の動的変更時におけるキヤ
ツシユメモリデータの主メモリ装置へのはき出し
を説明する。

本実施例においては以下の個別動作機能をメモ
リ制御装置内に設けたもので、各機能を演算制御
装置等のマイクロ命令制御により実現するもので
ある。

機能その１は、行指定新規割付禁止ビツト１１
９である。本禁止ビツトはキヤツシユメモリの各
行対応に設けられ要求元からのリクエストにより
設定，解除が可能である。本禁止ビツトが設定さ
れると、キヤツシユメモリミスヒツト時に対応す
る行をリプレイスの対照とすることが禁止され
る。ただし、キヤツシユメモリヒツト時には対応
する行に対する読出し書込みのアクセスは許され
る。キヤツシユメモリには一般的に障害キヤツシ
ユメモリの行単位切離しの目的で行対応のデグレ
ードビツトが設けられている装置が多いが、この
デグレートビツトが対応する行のリプレイス対象
とすることの抑止及びキヤツシユメモリヒツト抑
止を行なうのに対し、上記行指定新規割付禁止ビ
ツトは前者のみの動作を行なう。

機能その２は、行単位のキヤツシユメモリデー
タの主メモリ装置へのはき出し機能である。この
行単位のはき出し動作は要求元からのリクエスト
により指示され、はき出し制御回路１２３および
はき出し列アドレスカウンタ１２２により制御さ
れる。要求元から行はき出しリクエストがくると
はき出し制御回路１２３が起動され、はき出し列
アドレスカウンタ１２２がイニシヤライズされ
る。はき出し列アドレスカウンタ１２２の列アド
レス及び要求元から指定された行アドレスがはき
出しリクエストとしてステージ１リクエストレジ
スタ１１２でははき出しリクエストを受付ける
と、アドレスアレイ１３０の指定された行，列の
索引を行なう。索引の結果そのブロツクの有効ビ
ツトオフまたは、修飾ビツトオフであればそこで
処理を終了する。有効ビツトオンかつ修飾ビツト
オンのときの動作は、前記の通常メモリアクセス
リクエストのキヤツシユメモリミスヒツトしたと
きの処理に対しブロツク転送処理を行なわない点
とアドレスアレス１３０の対応ブロツクの有効ビ
ツトをオフにする点を除けば同様の動作を行な
う。これによりキヤツシユメモリ上にのみある最
新データを主メモリ装置にはき出すことになる。

機能その３は入出力制御装置リクエスト受付抑
止ビツト１２４の設置である。本抑止ビツトは要
求元装置からのリクエストにより設定，解除可能
である。本ビツトの値は全入出力制御装置に送出
され、設定されているとき入出力制御装置ではメ
モリ制御装置１０１へのメモリアクセスを抑止す
る。メモリ制御装置１０１から各要求元装置への
リクエスト受付抑止信号は、すでにリクエスト受
付ポート回路１１０，１１１等のビジーを伝える
目的で存在するため、前記入出力制御装置リクエ
スト受付抑止ビツトの内容はその信号と共用する
ことが可能である。

次に上記各機能を組合わせて第３図から第１図
のシステム構成への動的変更を演算制御装置３０
１が実行するときの動作手順例を示す。

メモリ制御装置１０１のキヤツシユメモリ行
Ｎ（キヤツシユメモリは行０から行Ｎで構成さ
れるとする）の新規割付禁止ビツト設定。

メモリ制御装置１０１のキヤツシユメモリ行
Ｎの行はき出し指示。

の行Ｎはき出し終了後Ｎ−１の新規割付禁
止ビツト設定。

メモリ制御装置１０１のキヤツシユメモリ行
Ｎ−１の行はき出し指示。

以下，の動作を行１のはき出し終了まで繰
返す。

メモリ制御装置１０１の入出力制御装置リク
エスト受付抑止ビツト１２４を設定。

メモリ制御装置１０１のキヤツシユメモリ行
０の行はき出し指示。

の行０はき出し終了後、装置間論理接続状
態を第１図のように変更。

メモリ制御装置１０１の行Ｎから行１までの
新規割付禁止ビツト解除、及び入出力制御装置
リクエスト受付抑止ビツトの解除。

前記手順によりシステム構成変更後メモリ制御
装置１０２に論理的に接続される主メモリ装置２
０３，２０４のデータを最新状態にすることがで
きる。前記手順の第３図において演算制御装置３
０２もメモリ制御装置１０１に論理的接続されて
いる場合は手順の前に演算制御装置３０１は演
算制御装置３０２に対し装置間通信手段により処
理抑止要求を送出し、演算制御装置３０２からの
メモリ制御装置１０１へのメモリアクセスを止め
る。またメモリ制御装置１０１内のキヤツシユメ
モリの１部の行が障害状態等の理由で切離されて
いるときは、上記手順においてその行をはき出し
対象から除外しなければならない。上記手順にお
いて処理時間を最つとも必要とするのはキヤツシ
ユメモリデータの主メモリ装置へのはき出し処理
であるが、以上説明したように （発明の効果） 本発明は以上説明したようにキヤツシユメモリ
データのはき出し中すべて入出力制御装置のメモ
リアクセスを抑止する場合に比較して、この抑止
時間をキヤツシユメモリの行数分の１に減らすこ
とが可能となり、システム構成の動的変更時にお
ける入出力処理のオーバーランの危険性を小さく
することができる。

【図面の簡単な説明】

第１図，第２図，第３図はメモリ制御装置にお
ける各種のシステム構成を示す図、第４図は本発
明の一実施例を示すブロツク図である。 １０１，１０２……メモリ制御装置、１１０，
１１１，１２６，１２７……リクエスト受付ポー
ト回路、１１２……ステージ１リクエストレジス
タ、１１３……ステージ２リクエストレジスタ、
１１４……ステージ３リクエストレジスタ、１１
５……書込データレジスタ、１１６……アドレス
アレイレジスタ、１１７……アドレスアレイデー
タ選択回路、１１８……読出データレジスタ、１
１９……行指定新規割付禁止ビツト、１２０……
主メモリリクエストバツフア、１２１……アドレ
ス比較回路、１２２……はき出し列アドレスカウ
ンタ、１２３……はき出し制御回路、１２４……
入出力制御装置リクエスト受付抑止ビツト、１２
５……読出データ選択回路、１３０……アドレス
アレイ、１３１……キヤツシユメモリ、１３２…
…リプレイスメント回路、２０１，２０２，２０
３，２０４……主メモリ装置、３０１，３０２…
…演算制御装置、４０１，４０２……入出力制御
装置。

Claims (1)

【特許請求の範囲】
1. １ 複数の演算制御装置、複数の入出力制御装
   置、複数の主メモリ装置及び前記演算制御装置と
   前記入出力制御装置とから前記主メモリ装置に対
   するメモリアクセス要求を仲介する複数のメモリ
   制御装置を含み、前記各メモリ制御装置内には前
   記各演算制御装置及び入出力制御装置によつて共
   有されたセツトアソシアテイブ方式かつストアス
   ワツプ方式のキヤツシユメモリを有する情報処理
   システムにおいて、前記キヤツシユメモリの行を
   指定してその行へ新規ブロツク登録の禁止を行な
   う回路と、前記キヤツシユメモリの行を指定して
   その行のデータを対応する前記主メモリ装置へは
   き出す回路と、前記入出力制御装置から前記メモ
   リ制御装置へのメモリアクセスを抑止する回路と
   を設けたことを特徴とするメモリ制御装置。