JPS6148053A - メモリ制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は、メモリ制御装置に関し、特にセットアンシア
ティブ方式かつストアスワップ方式のキャッシーメそり
全備えた情報処理システムにおける、キャッシュメモリ
データの主メモリ装置へのはき出し手段にかかるメモリ
制御装置に関するものである。

（従来技術） 大型の情報処理システムにおいては、演算制御装置の処
理速度向上に対し主メモリ装置用メモリ素子の処理速度
は相対的に改善されていない。両者の処理速度の差を吸
収するために、メモリ制御装置内にストアスワップ方式
のキャッシュメモリを設置し、平均メモリアクセスタイ
ムの短縮及び主メモリ装置の負荷改善を行なったシステ
ムがろる。ストアスル一方式のキャッジ−メモリのみを
もつシステムでは動作中宮に最新メモリデータは主メモ
リ装置上に存在するが、ストアスワップ方式のキャッシ
ュメモリをもつ前記のようなシステムでは、メモリデー
タによっては最新メモリデータが主メモリ装置上に存在
するとは限らず、キャッジ−メモリ上にのみ存在する場
合がある。このような主メモリ装置データの非最新性は
、システム構成における装置間論理的接続の動的変更に
対して大きな支障となる。第１〜第３図は各装置間接続
の例を示したものである。メモリ制御装置１０１．１０
２は主メモリ装置２０１，２０２゜２０３．２０４に接
続されており、更に演算制御装置３０１．３０２、及び
入出力制御装置４０１゜４０２に接続されている。装置
間の実線は論理的。

物理的に接続された状態を示し、破線は物理的には接続
されているが論理的には切断された状態を示す。第１図
に示すすべての装置は論理的に接続され、いわゆるマル
チプロセッサとして運用されている。第２図に示すシス
テムは２つに分けられ、デュプレックスシステムとして
両者が独立に運用される。更に第３図に示すメモリ制御
装置１０２は故障中等の理由で切離された状態にある。

これらのシステム構成間の状態変更はシステムを利用中
のユーザに対し影響を与えずに行なわれることが望まし
い。特にシステムがオンラインで使用さ゛れているとき
末端の各ユーザに影響を与えることは避けなければなら
ない。

メモリ制御装置１０１．１０２内にストアスワップ方式
のキャッシュメモリを持つシステムでは、第１図〜第３
図に示すように１つの主メモリ装置からみて論理的に接
続されるのは１つのメモリ制御装置のみであるような構
成が一般的にとられる。

とれにより主メモリ装置のデータは、この主メモリ装置
が論理的に接続されたメそり制御装置内のキャッシュメ
モリに登録されても、論理的に非接続のメモリ制御装置
内のキャッシュメモリに登録されることはなく、キャッ
シュメモリ間のデータは排他的となり、両者のデータ干
渉制御が不要となる。

このような構成において例えば第３図のシステム構成か
ら第１図のシステム構成に移行するとき、移行後メモリ
制御装置１０２に論理的接続される主メモリ装置２０３
，２０４の最新データはメモり制御装置１０１内のキャ
ッシュメモリ上に存在するため、単に論理的接続関係を
切換えるだけでは、システム構成移行後の主メモリ装置
２０３゜２０４へのメモリアクセスは正常に行なえない
。

メモリデータの最新性の矛盾なく第３図のシステム構成
から第１図のシステム構成に移行するための方法として
は以下のような方法がある。

第１の方法は、１度システムを停止させ装置間論理的接
続関係の変更を行なってからシステムのイニシャライズ
（主メモリデータの継続性は不要）から始まる再立上げ
を行なう方法であるが、この場合停止から再立上げ完了
まで多くの時間を必要としシステムを使用中のユーザに
対し大きな影響を与える。

第２の方法は、演算制御装置３０１，３０２のの処理を
命令の区切りで停止保留し、新たな入出力動作の起動も
抑止し、現在実行中の入出力動作が完了したところでメ
モリ制御装置１０１内のキャッシュメそりデータの主メ
モリ装置へのはき出しを行なう。このはき出し完了によ
り主メモリ装置２０３．”２０４のデータが最新状態と
なる。この後装置間論理的接続関係の変更を行ない主メ
モリデータの継続性を維持したまま処理再開を行なう。

この方法では第１の方法よりはユーザーに影響を与えな
いが、現在実行中の入出力動作の停止待ちにかなりの時
間を必要とするためやはりユーザーに大きな影響を与え
る。

第３の方法は、演算制御装置３０１．３０２の処理を命
令の区切りで停止、保留し、処理中の入出力処理はその
ままメモリ制御装置１０１でのメモリアクセス処理を抑
止、保留する。メモリアクセスが抑止されたところでメ
モリ制御装置１０１内のキャッシュメモリデータの主メ
モリ装置へのはき出しを行ない、はき出しが完了したと
ころで装置間論理的接続関係の変更を行ない、主メモリ
データの継続性を維持したままで処理再開を行なう。こ
の方法の場合キャッジーメモリデータの主メモリ装置へ
のはき出し時間程度のユーザーから見たシステム停止は
あまり問題とならないが、キャッシュメモリデータはき
出しの間の入出力処理のメモリアクセス処理抑止による
コマンドオーツく−ラン及びデータオーバーランの多発
の収拾が出来なくなる恐れがある。

キャッジ−メモリへの演算処理装置とが入出力装置から
のメモリアクセスを正常に処理しながらキャッシュメモ
リデータの主メモリ装置へのはき出し処理を遂行出来れ
ば上記のような方法をとらなくても済むが、主メモリ装
置へのはき出し済みのキャッシュメモリデータへのメモ
リアクセスがあったとき処理に不都合が生じる。上記の
ような処理は第１図に示す７ステム構成と第２図に示す
システム構成間の移行についても同様なことが言える。

以上のように、従来のこのようなシステムは、システム
構成変更を有効に行なえる手段がない等の欠点を有して
いた。

（発明の目的） 本発明の目的は、従来のメモリ制御装置における欠点を
除去すると共にメそり制御装置内のストアスワップ方式
のキャッシュメモリデータの主メモリ上へのはき出し処
理において、キャッシュメモリの最後の行のはき出し処
理に入る−までは、入出力処理によるメモリアクセスを
未はき出しのキャッジ−メモリデータに対しては許し、
またキャッシュメモリミスヒツト時の新規ブロック割付
を未はき出しの行のみに限定することにより、入出力処
理によるメモリアクセス抑止時間を短縮し、システム構
成の動的変更処理を改善することにある。

（発明の構成） 本発明によれば、複数の演算制御装置、複数の入出力制
御装置、複数の主メモリ装置及び前記演算制御装置と前
記入出力制御装置とから前記主メモリ装置に対するメモ
リアクセス要求を中介する複数のメそり制御装置を含み
、前記各メモリ制御装置内には前記各演算制御装置及び
入出力制御装置によって共有されたセットアソシアティ
ブ方式かつストアスワップ方式のキャッシュメモリを有
する情報処理システムにおいて、前記キャッシュメモリ
の行を指定してその行への新規ブロック登録の禁止を行
なう回路と、前記キャッジ−メモリの行を指定してその
行のデータを対応する前記主メモリ装置へはき出す回路
と、前記入出力制御装置から前記メモリ制御装置へのメ
モリアクセスを抑止する回路とを設けたことを特徴とす
るメモリ制御装置が得られる。

（実施例） 次に本発明の実施例について図面を参照して説明する。

第４図は本発明の一実施例を示す。第４図において、本
発明の一実施例は演算制御装置３０１および入出力制御
装置４０１に接続され、更に主メモリ装置２０１に接続
されており、前記各演算制御装置および入出力制御装置
によって共有されたセットアソシアティブ方式またはス
トアスワツフ。

方式のキャッシュメモリを有するメモリ制御装置１０１
で、前記キャッシュメモリの行を指定して、その行への
新規ブロック登録の禁止を行う回路１１９と、前記キャ
ッシュメモリ装置２０１へはき出すはき出し制御回路１
２３と、前記入出力制御装置４０１から前記メモリ制御
装置１０１へのメモリアクセスを抑止する回路１２４と
を含む。

史に、このメモリ制御装置１０１は前記入出力制御装置
４０１に接続されるリクエスト受付ポート回路１１１，
１２６と、演算制御装置３０１に接続されるリクエスト
受付ポート回路１１０．１２７と、はき出し制御回路１
２３に接続されるはき出し列アドレスカウンタ１２２と
、前記リクエスト受付ポート回路１１０，１１１．１２
６．１２７およびはき出し列アドレスカウンタ１２２に
接Ｆｖ℃されるステージ１リクエストレジスタ１１２と
、該ステージ１リクエストレジスタ１１２に接続される
ステージ２リクエストレジスタ１１３と、該ステージ２
リクエストレジスタ１１３に接続され、更にその出力が
主メモリ装置２０１に接続されているステージ３リクエ
ストレジスタ１１４とを含む。

ステージ１リクエストレジスタ１１２は書込テ−タレラ
スタ１１５．アドレスアレイ１３０およびアドレス比較
回路１２１に接続され、更に前記行指定新規割付禁止ビ
ット１１９．前記はき出し制御回路１２３および入出力
制御装置リクエスト受付抑止ビット１２４に接続されて
いる。行指定新規割付禁止ビット１１９はリプレイスメ
ント回路１３２に接続されている。はき出し制御回路１
２３は演算制御装置に接続されており、入出力制御装置
リクエスト受付抑止ビット１２４は入出力制御装置４０
１に接続されている。

書込データレジスタ１１５は読出データ選択回路１２５
およびキャシーメモリ１３１に接続されている。アドレ
スアレイ１３０はアドレスアレイレジスタ１１６を介し
てアドレスアレイデータ選択回路１１７に接続されてい
る。

ステージ２リクエストレジスタ１１３はキャッシュメモ
リ１３１と、リプレイスメント回路１３２とに接続され
ている。

ステージ３リクエストレジスタ１１４は主メモリリクエ
ストバッファ１２０とステージ１リクエストレジスタ１
１２とに接続されている。更に主メモリリクエストバッ
フ７１２０はキャッシュメモ！ｊ　ｌ　３１と書込デー
タレジスタ１１５に接続されている。キャッシュメモリ
１３１は読出データレジスタ１１８を介して読出データ
選択回路１２５と主メモリ装置２０１に接続されている
。続出データ選択回路１２５は書込データレジスタ１１
５および読出データレジスメ１１８のいずれかを選択し
、そのデータを演算制御装置３０１および入出力制御装
置４０１に供給するように構成されている。

次に通常のメモリアクセスのメモリ制御装置１０１内の
動作例について説明する。演算制御装置３０１または入
出力制御装置４０１かもメモリアクセスがメモリ制御装
置１０１に対して行なわれると、その動作指定コード、
アドレス及びストアデータ等のリクエスト情報がリクエ
スト受付ポート回路１１０または１１１に受取られる。

次にリクエスト受付ポート回路から１つのリクエスト情
報が選択されてステージ１リクエストレジスタ１１２に
送られる。ステージ１リクエストレジスタ１１２では動
作指定コードの解読が行なわれ、以下動作指定に従かっ
た動作が行なわれる。

動作指定が読出しリクエストのとき、まずアドレスアレ
イ１３０の紫引が行なわれ所要のデータがキャッシュメ
モリ上に存在するか否かを調べる。

存在するとき（キャラツユメモリヒツトと呼ぶ）はキャ
ッジ−メモリ１３１から対応するデータが読出データレ
ジスタ１１８に読出され要求元装置に送出される。また
ステージ２リクエストレジスタ１１３から、参照された
キャッシュメモリブロックのりプレイメント回路１３２
への反映が行なわれる。

動作指定が書込みリクエストで、アドレスアレイ１３０
索引の結果対応するデータがキャッシュメモリ上に存在
するときは、書込データレジスタ１１５からキャッシュ
メモ’Ｊ１３１の対応するデータへの省込みが行なわれ
る。主メモリ装置２０１への書込みはこのとき行なわれ
ない。

このとき読出しのときと同様にリプレイスメント回路１
３２への反映が行なわれる。ところでアドレスアレイ１
３０の中にはキャッシュメモリブロック対応゛に修飾ビ
ットが設けられている。この修飾ビットがオンのときは
対応ブロックの最新データが主メモリ装置２０１にはな
くてキャッシュメモリ１３１にのみ存在することを示す
。修飾ビットは書込みが行なわれたときにオンにする必
要がある。書込みリクエストでキャッシュメそり上に対
応データが存在するときは、アドレスアレイ１３０のデ
ータがアドレスアレイレジスタ１１６に読出され前記修
飾ビットの値を調べる。この修飾と、トがオフであると
きは、前記書込みリクエスト情報はステージ３リクエス
トレジスタ１１４を経由してステージ１リクエストレジ
スタ１１２に返されてアドレスアレイ１３０の対応ブロ
ックや修飾ビットをオンにするためのアドレスアレイ１
３０への登録動作が行なわれる。

読出しリクエストまたは書込みリクエストでアドレスア
レイ１３０索引の結果所要データがキャッジ−メモリ上
に存在しないとき（キャッシュメモリミスヒツトと呼ぶ
）は以下の動作が行なわれる。ステージ２リクエストレ
ジスタではりプレイスメント回路１３２がアクセスされ
、新規に割付けが行なわれるブロックの行番号が決定さ
れる。

この行番号により、アドレスアレイ１３０から読出され
たデータが入れられているアドレスアレイレジスタ１１
６からリプレイスされるブロックのアドレスアレイデー
タがアドレスアレイデータ選択回路１１７により選択さ
れステージ３リクエストレジスタ１１４０１部データと
なる。ステージ２リクエストレジスタ１１３の情報もス
テージ３リクエストレジスタ１１４に送られる。

ステージ３リクエストレジスタ１１４からは主メモリ装
置２０１にブロック転送要求が出され、また主メモーリ
リクエストバッファ１２０に主メモリ装置へのリクエス
ト中のリクエスト情報が格納される。このリクエスト情
報の種類としては、ブロック転送データを書込むべきキ
ャッシュメそすの列アドレス、行アドレスとか要求元か
らのリクエストが書込みリクエストのときは、ストアデ
ータ等がある。

ステージ３リクエストレジスタ１１４の内容はステージ
１リクエストレジスタに戻され、アドレスアレイ１３０
への新規割付ブロック情報の登録が行なわれる。要求元
からのリクエストが書込みリクエストのときは、同時に
前記修飾と、トがオンにされる。リプレイスされたアド
レスアレイのブロックの修飾ビットがオンであったとき
には、リプレイスされるブロックの最新データは主メモ
リ装置２０１には存在せず、キャッジ−メモリ１３１の
対応するブロックにのみ存在するため、このデータを主
メモリ装置へ戻す必要がある。このときにはリプレイス
されたプロ、りのアドレスｔ−含ｔｒステージ１リクエ
ストレジスタ１１２のリクエスト情報はステージ２リク
エストレジスタ１１３に送られ、さらにステージ３リク
エストレジスタ１１４からリプレイスされたブロックの
アドレスで主メモリ装置２０１に対しブロック曹込要求
が行なわれる。このときの主メ七り装置２０１への書込
データは、キャッシュメモリ１３１のデータが読出デー
タレジスタ１１８を経由して送られる。要求元からのリ
クエストが読出しリクエストのときは、主メモリ装置２
０１からブロック転送データが読出されてくると、書込
データレジスタ１１５に前記データが入れられる。この
とき主メモリリクエストバッファ１２０から前記データ
を書込むべきキャッシュメモリの行アドレス、列アドレ
スが取出され、キャッシュメモリ１３１に前記書込デー
タレジスタ１１５のデータが書込まれる。また前記デー
タは要求元に読出データ選択回路１２５を経由して送ら
れる。要求元からのリクエストが書込リクエストのとき
は、主メモリ装置２０１からブロック転送データが送ら
れてきたとき主メモリリクエストバッフ７１２０からス
トアデータが取出され前記ブロック転送データとマージ
されて書込データレジスタ１１５に入れられる。

以上のリクエスト処理は、複数個のリクエストがパイプ
ライン的に処理されるため、リクエスト処理間のアドレ
ス干渉が発生するが、これを回避するためにアドレス比
較回路１２１が設けられている。アドレス比較回路１２
１にはリクエスト処理中のアドレスが貯わ見られ、この
アドレスと新たにステージ１リクエストレジスタ１１２
に入ってきたアドレスが比較され、一致すると前記ステ
ージ１リクエストレジスタ１１２のリクエスト処理は抑
止される。

次に本発明の一実施例の動的変更時におけるキャッシュ
メモリデータの主メモリ装置へのはき出しを説明する。

本実施例においては以下の個別動作機能をメモリ制御装
置内に設けたもので、各機能を演算制御装置等のマイク
ロ命令制御により実現するものでおる。

機能その１は、行指定新規割付禁止ビット１１９である
。本禁止ビットはキャッシュメモリの各行対応に設けら
れ要求元からのリクエストにより設定、解除が可能であ
る。本禁止と、トが設定きれると、キャッジ−メモリミ
スヒツト時に対応する行をリプレイスの対照とすること
が禁止される。

ただし、キャッシュメモリヒツト時には対応する行に対
する読出し書込みのアクセスは許される。

キャッシュメモリには一般的に障害キャッシュメモリの
行単位切離しの目的で行対応のデグレードビットが設け
られている装置が多いが、このデグレードビットが対応
する行のりブレイス対象とすることの抑止及びキャッシ
ュメモリヒツト抑止を行なうのに対し、上記行指定新規
割付禁止ビットは前者のみの動作を行なう。

機能その２は、行単位のキャッシュメモリデータの主メ
モリ装置へのはき出し機能である。この行単位のはき出
し動作は要求元からのリクエストにより指示され、はき
出し制御回路１２３およびはき出し列アドレスカウンタ
１２２により制御される。要求元から行はき出しリクエ
ストがくるとはき出し制御回路１２３が起動され、はき
出し列アドレスカウンタ１２２がイニシャライズされる
。

はき出し列アドレスカウンタ１２２０列アドレス及び要
求元から指定された行アドレスがはき出しリクエストと
してステージｌリクエストレジスタ１１２でははき出し
リクエストを受付けると、アドレスアレイ１３０の指定
された行９列の索引を行なう。索引の結果そのブロック
の有効ビットオフまたは、修飾ビットオフであればそこ
で処理を終了する。有効ビットオンかつ修飾ビットオン
のときの動作は、前記の通常メモリアクセスリクエスト
のキャッジ−メモリミスヒツトしたときの処理に対しブ
ロック転送処理を行なわない点とアドレスアレイ１３０
の対応ブロックの有効ビットをオフにする点を除けは同
様の動作を行なう。これによりキャッシュメそり上にの
みある最新データを主メモリ装置にはき出すことになる
。

機能その３は入出力制御装置リクエスト受付抑止ビット
１２４の設置である。本抑止ビットは要求元装置からの
リクエストにより設定、解除可能である。本ビットの値
は全入出力制御装置に送出され、設定されているとき入
出力制御装置ではメモリ制御装置１０１へのメモリアク
セスを抑止する。メモリ制御装置１０１から各要求元装
置へのリクエスト受付抑止信号は、すでにリクエスト受
付ポート回路１１０，１１１等のビジーを伝える目的で
存在するため、前記入出力制御装置リクエスト受付抑止
ビットの内容はその信号と共用することが可能である。

次に上記各機能を組合わせて第３図から第１図のシステ
ム構成への動的変更を演算制御装置３０１が実行すると
きの動作手順例を示す。

■　メモリ制御装置１０１のキャッシュメモリ行Ｎ（キ
ャッジ−メモリは行０から行Ｎで構成されるとする）の
新規割付禁止ビット設定。

■　メモリ制御装置１０１のキャッシュメモリ行Ｎの行
はき出し指示。

■　■の行Ｎはき出し終了後ＮＮ−１の新規割付禁止ビ
ット設定。

■　メモリ制御装置１０１のキャッシュメモリ行Ｎ−１
の行はき出し指示。

以下■、■の動作を行１のはき出し終了まで繰返す。

■　メモリ制御装置１０１の入出力制御装置リクエスト
受付抑止ビット１２４を設定。

■　メモリ制御装置１０１のキャッジ−メモリ行０の行
はき出し指示。

■　■、の行０はき出し終了後、装置間論理接続状態を
第１図のように変更。

■　メモリ制御装置１０１の行Ｎから行１までの新規割
付禁止ビット解除、及び入出力制御装置リクエスト受付
抑止ビットの解除。

前記手順によりシステム構成変更後メモリ制御装置１０
２に論理的に接続される主メモリ装置２０３．２０４の
データを最新状態にすることができる。前記手順の第３
図において演算制御装置３０２もメモリ制御装置１０１
に論理的接続されている場合は手順■の前に演算制御装
置３０１は演算制御装置３０２に対し装置間通信手段に
より処理抑止要求を送出し、演算制御装置３０２からの
メモリ制御装置１０１へのメモリアクセスを止める。ま
たメモリ制御装置１０１内のキャッシュメそりの１部の
行が障害状態等の理由で切離されＣいるときは、上記手
順においてその行をはき出し対象から除外しなければな
らない。上記手順において処理時間を最っとも必要とす
るのはキャッシュメモリデータの主メモリ装置へのはき
出し処理であるが、以上説明したように （発明の効果） 本発明は以上説明したようにキャッシュメモリデータの
はき出し中すべて入出力制御装置のメモリアクセスを抑
止する場合に比較して、この抑止時間をキャッシュメモ
リの行数分の１に減らすことが可能となり、システム構
成の動的変更時における入出力処理のオーバーランの危
険性を小さくすることができる。

【図面の簡単な説明】

第１図、第２図、第３図はメモリ制御装置における各種
のシステム構成を示す図、第４図は本発明の一実施例を
示すブロック図である。 １０１．１０２・・・・・・メそり制御装置、１１０゜
１１１．１２６．１２７・・・・・・リクエスト受付ポ
ート回路、１１２・・・・・・ステージ１リクエストレ
ジスタ、１１３・・°“°・ステージ２リクエストレジ
スタ。 １１４・・・・・・ステージ３リクエストレジスタ、１
１５°゛°°°°誉込データレジスタ、１１６・・・・
・・アドレスアレイレジメタ、１１７・・・・°・アド
レスアレイデータ選択回路、１１８・・・・・・読出デ
ータレジスタ、１１９・・・・・・行指定新規割付禁止
ビット、１２０・・・・・・主メモリリクエストバッフ
ァ、１２１・・・・・・アドレス比較回路、１２２・・
・・・・はき出し列アドレスカウンタ、１２３・・・・
・・はき出し制御回路、１２４・・・・・・入出力制御
装置リクエスト受付抑止ピッｌ−１１２５・・・・・・
読出データ選択回路、１３０・・・・・・アドレスアレ
イ、１３１・・・・・・キヤ、シ、メそり、１３２・・
・・・・リブレイスメント回路、２０１．２０２．２０
３，２０４・・・・・・主メモリ装置、３０１．３０２
・・・・・・演算制御装置、４０１，４０２叫゛°入出
方制御装置。 〆、イ・−、・）・、 ｔ・　　　・。 代−人　弁理士　　内　原　　　晋し、−一隼　！　図 ＄２ｒ５！Ｊ

Claims (1)

【特許請求の範囲】
1. 複数の演算制御装置、複数の入出力制御装置、複数の主
   メモリ装置及び前記演算制御装置と前記入出力制御装置
   とから前記主メモリ装置に対するメモリアクセス要求を
   中介する複数のメモリ制御装置を含み、前記各メモリ制
   御装置内には前記各演算制御装置及び入出力制御装置に
   よって共有されたセットアソシアティブ方式あるいはス
   トアスワップ方式のキャッシュメモリを有する情報処理
   システムにおいて、前記キャッシュメモリの行を指定し
   てその行へ新規ブロック登録の禁止を行なう回路と、前
   記キャッシュメモリの行を指定してその行のデータを対
   応する前記主メモリ装置へはき出す回路と、前記入出力
   制御装置から前記メモリ制御装置へのメモリアクセスを
   抑止する回路とを設けたことを特徴とするメモリ制御装
   置。