JPS6150342B2

JPS6150342B2 -

Info

Publication number: JPS6150342B2
Application number: JP57001075A
Authority: JP
Inventors: Paashii Furetsuchaa Robaato
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1981-03-31
Filing date: 1982-01-08
Publication date: 1986-11-04
Also published as: US4445174A; JPS57167189A; EP0062165A2; EP0062165B1; DE3277249D1; EP0062165A3

Description

【発明の詳細な説明】本発明は多重処理システムに係り、更に詳細に
説明すればそれぞれ専用キヤツシユを備えた複数
のプロセツサが共通のキヤツシユ及び共通の主記
憶を共有する如き多重処理システムに係る。

背景技術殆んどの高性能プロセツサ（CPU）は、主記
憶の平均アクセス時間を改善するために、主記憶
との間に高速のバツフア記憶を備えている。この
バツフア記憶は、一般にプログラマに対し透明で
あるという理由で、「キヤツシユ」と呼ばれるこ
とが多い。

主記憶を共有する多重処理システムでは、各キ
ヤツシユが所与のプロセツサによつて専用されて
いるために、各プロセツサが主記憶に置かれた情
報の最新のコピーを得ることができるように何ら
かの手段が設けられねばならない。この問題は主
記憶とキヤツシユに同時にストアを行うことによ
つて解決することができる。この型のキヤツシユ
はストア・スルー式キヤツシユと呼ばれ、殆んど
の大型プロセツサで現用されている。このスト
ア・スルー式キヤツシユの欠点は、すべての記憶
参照に対し10％乃至20％にも及ぶようなすべての
ストア要求が主記憶へ送られ、従つて実質的な性
能低下を回避するために主記憶の帯域巾の相当な
部分が必要とされるという点にある。つまり、相
対的に高性能の主記憶が使用されない限り、主記
憶を共有するプロセツサの数は非常に制限される
のである。

主記憶の帯域巾が不十分でストア・スルー式キ
ヤツシユによつてこの問題を解決できない場合に
は、ストア・イン式キヤツシユが採用されること
が多い（米国特許第3735360号及び第3771137号参
照）。

ストア・スルー式キヤツシユは、フエツチ要求
とは異なる様式でストア要求を処理する。即ち、
アドレスされたライン（目標ライン）がキヤツシ
ユ中に存在するか否かに拘わりなくすべてのスト
ア要求は主記憶へ送られるので、ストア・ミスは
起りえないのである。一方、ストア・イン式キヤ
ツシユはストア及びフエツチ要求を同様の様式で
処理し、このためストア又はフエツチを遂行する
前に目標ラインはキヤツシユ中に存在しなければ
ならない。もし目標ラインがキヤツシユ中に存在
しなければ（キヤツシユ・ミス）、フエツチ又は
ストアを遂行する前にこのラインは主記憶からキ
ヤツシユへ転送される。その後のすべてのストア
はキヤツシユ中に存在するこのラインに対して行
われるので、このストア・イン式キヤツシユはプ
ロセツサによつて必要とされる主記憶の帯域巾
を、ストア・スルー式キヤツシユに比較して相当
減少させることができる。このストア・イン式キ
ヤツシユを多重処理システムに適用した場合の問
題点は、最新の記憶情報がキヤツシユ中に存在し
ていて、主記憶中には必ずしも存在していない、
ということである。従つて、各プロセツサが最新
の記憶情報を受取ることを保証するために、所与
のプロセツサがその専用キヤツシユへフエツチ又
はストア要求を送り且つその目標ラインが該キヤ
ツシユ中に存在しない場合には（キヤツシユ・ミ
ス）、このラインが他のプロセツサの専用キヤツ
シユ（遠隔キヤツシユ）中に存在するか否か及び
このラインが変更されているか否かを決定するた
めに、すべてのプロセツサの専用キヤツシユが相
互照会されねばならない。もしこのラインが遠隔
キヤツシユ中にも存在しなければ、このラインは
主記憶から要求中プロセツサの専用キヤツシユへ
フエツチされる。もしこのラインが遠隔キヤツシ
ユ中に存在し且つ変更されていなければ、このラ
インはその有効ビツトを零へセツトすることによ
つて遠隔キヤツシユ中で無効化され、そしてこの
ラインは主記憶から要求中プロセツサの専用キヤ
ツシユへ転送される。もしこのラインが遠隔キヤ
ツシユ中に存在し且つ変更されているならば、こ
のラインは遠隔キヤツシユ中で無効化する前に遠
隔キヤツシユから主記憶へ吐出（cast out）され
ねばならない。このラインが主記憶へ吐出された
後、要求中プロセツサはこのラインをその専用キ
ヤツシユへセツトし、次いでストア又はフエツチ
を遂行する。

相互照会ヒツトの際に行われるこのような変更
ラインの吐出は、相当なオーバヘツドを課すこと
になる。というのは、遠隔プロセツサはこの変更
ラインを主記憶へ（又は他の遠隔キヤツシユへ直
接に）吐出せねばならず、しかも要求中プロセツ
サは引続いてこのラインをその専用キヤツシユへ
セツトせねばならないからである。かくて、２つ
のプロセツサは妨害や時間の損失をこうむること
になる。もつと悪いことは、遠隔プロセツサが或
るラインを他のプロセツサへ転送した直後に、前
者のプロセツサが再びこのラインを必要とする、
という所謂ラインのピンポン式転送が比較的多
い、ということである。

当該技術分野では幾つかの多重処理システムが
知られており、その各々は利点及び欠点をそれぞ
れ有している。米国特許第3581291号に開示され
た多重処理システムでは、主記憶を共有するプロ
セツサの各々はそれぞれ専用キヤツシユを備えて
いる。主記憶に設けられたキー・メモリは、主記
憶中の各ブロツクが各プロセツサに記憶されてい
るか否かを示すインジケータを記憶する。

IBM TDB，Vol.22，No.２，July1979，pp.851
−852には、各プロセツサがそれぞれ専用キヤツ
シユを有するような非対称多重処理システムのた
めの、区分された記憶及び分割された記憶制御要
素（SCE）が開示されている。

IBM TDB，Vol.16，No.６，November1973，
page 1847及び同Vol.21，No.３、August1978，
page998には、各プロセツサが専用キヤツシユを
有し且つこれらのプロセツサが主記憶を共有する
ような多重処理システムが記述されている。

多重処理システム一般に関係する他の先行技術
は、米国特許第3848324号、第3735360号及び第
3845474号に記述されている。

発明の要約本発明の目的は、改良された多重処理システム
を提供することにある。

本発明の他の目的は、改プロセツサが専用キヤ
ツシユを備え、また各プロセツサが他のプロセツ
サとともに共有キヤツシユ及び主記憶を共有する
ような改良された多重処理システムを提供するこ
とにある。

本発明の他の目的は、各プロセツサが専用キヤ
ツシユを備え、また各プロセツサが他のプロセツ
サとともに共有キヤツシユ及び主記憶を共有する
ような多重処理システムの環境で、複数のプロセ
ツサによつて共有され且つ変更されているライン
の情報を共有キヤツシユに記憶することにある。

本発明に従つた多重処理システムは、各プロセ
ツサに対応する専用キヤツシユを備えるととも
に、これらのプロセツサに共通の共有キヤツシユ
及び共有主記憶を備えており、これにより先行技
術に比較してシステムの性能を改善することを可
能にしている。本発明によつて改善される性能は
次のものを含む。

(a) 複数の専用キヤツシユによつて共有され且つ
変更されているライン情報はハードウエアによ
り自動的に検出され、共有キヤツシユへ吐出さ
れるので、先行技術のように要求中プロセツサ
間でラインをピンポン式に転送することが不要
になる。

(b) これらのラインは主記憶を経由しないで、専
用キヤツシユから共有キヤツシユへ直接に吐出
すことができる。

(c) 共有キヤツシユは各プロセツサごとに１つの
LRU（Ｌeast Ｒecently Ｕsed）式置換アレ
イを有し、該アレイは１つのプロセツサによる
共有が終了したとき、共有キヤツシユ中のライ
ンを専用キヤツシユへ転送することを可能にす
る。

(d) 共有キヤツシユは追加のキヤツシユ容量及び
帯域巾を与え、かくてプロセツサの性能を改善
することができる。或る実現形態では、共有キ
ヤツシユをアクセスするために追加の時間が必
要となるが、共有キヤツシユの容量は専用キヤ
ツシユのそれよりもずつと小さいので、このア
クセス時間は最小に留まる。このことはプロセ
ツサに接近して共有キヤツシユを実装すること
を可能にし、また共有キヤツシユに置かれるラ
インの数は専用キヤツシユに比較してずつと少
いので共有キヤツシユへの参照回数を制限する
ことを可能にする。

実施態様の説明第１図には、共有キヤツシユを含む多重処理シ
ステムが示されている。このシステムの動作を説
明する前に、まず本発明を記述するために使用さ
れている用語を以下に説明する。

「ライン」は、主記憶と専用キヤツシユの間の
情報転送単位である。しかしながら、バスの巾は
１ラインよりも狭くてもよい。一般に、１ライン
の情報は多数のプロセツサ・ワードを含む。専用
デイレクトリは専用キヤツシユ中に置かれた各ラ
インごとに１つのエントリを保持し、これにより
どの主記憶ラインが現にキヤツシユに置かれてい
るかということを指示する。

「キヤツシユ・ヒツト」は次のように定義され
る。即ち、もし所与のプロセツサによつて要求さ
れたワードを含むラインがその専用キヤツシユ中
に存在しているならば、これは要求の型に応じて
フエツチ・ヒツト又はストア・ヒツトと呼ばれ
る、ということである。キヤツシユ・ヒツトは、
その専用デイレクトリによるアドレス一致及び有
効ビツトが１に等しいことを必要とする。

「キヤツシユ・ミス」は次のように定義され
る。即ち、もし所与のプロセツサによつて要求さ
れたワードを含むラインがその専用キヤツシユに
置かれていなければ、これは要求の型に応じてフ
エツチ・ミス又はストア・ミスに帰着する、とい
うことである。専用デイレクトリによるアドレス
不一致又は零へセツトされた有効ビツトは、キヤ
ツシユ・ミスを生ぜしめる。ミスの際には、参照
が完了される前に、要求された目標ラインが専用
キヤツシユへ転送されねばならない。或る種の設
計では、これと同時に目標ワードをプロセツサへ
直接に転送して、その処理が直ちに再開されるよ
うにしている。

「無効化」とは、専用キヤツシユから有効なラ
インを取除くプロセスであり、これはこのライン
の有効ビツトを零へセツトすることによつて行わ
れる。もし或るラインの変更ビツト（後出）が１
にセツトされていて、該ラインが変更されている
ことを示すならば、このラインはその有効ビツト
を零へセツトして無効化される前に、専用キヤツ
シユから吐出されねばならない。

「相互照会（Cross−Interrogation：XI）」と
は、要求中プロセツサの専用キヤツシユでキヤツ
シユ・ミスが生じたとき他の遠隔プロセツサの専
用キヤツシユを照会する活動をいう。この遠隔の
専用キヤツシユにおける目標ラインの存在又は不
在は、それぞれXIヒツト又はXIミスと呼ばれ
る。

専用キヤツシユ中にある各ラインは関連する専
用デイレクトリ中に対応するエントリを有し、該
エントリはその専用キヤツシユに現に置かれてい
るラインの主記憶アドレスのほかに、ラインのス
テータスを示す３ビツトを保持する。これらのビ
ツトは次のものから成る。

「有効（Ｖ）」ビツト：もし専用キヤツシユが
アドレスされた位置に有効なラインを保持してい
なければ、有効ビツトが零へセツトされる。たと
えば、電源オン時には、すべての有効ビツトが零
へリセツトされ、これによりすべてのラインが無
効であることを示す。有効ビツトが零であると、
常にキヤツシユ・ミスが生ぜられる。キヤツシ
ユ・ミスの場合には該当する有効ビツトがオフに
転じられ、新しいラインが専用キヤツシユへ転送
される場合には該当する有効ビツトがオンに転じ
られる。

「変更（CH）」ビツト：もし専用キヤツシユ中
の或るラインへストアが行われたならば、その変
更ビツトが１へセツトされ、かくてこのラインが
主記憶の内容と異なるように変更されたことを示
す。共有キヤツシユから専用キヤツシユへライン
が転送されるときにも、この変更ビツトが１へセ
ツトされる。共有キヤツシユ中のすべてのライン
は変更されているので、共有キヤツシユでは各ラ
インごとに変更ビツトを設ける必要はない。また
主記憶又は遠隔の専用キヤツシユから或る専用キ
ヤツシユへラインが転送されるときには、その変
更ビツトが零へセツトされる。“電源オン・リセ
ツト”の如き主要なリセツトは、すべての変更ビ
ツトを零へリセツトする。

「読取専用（RO）」ビツト：この読取専用ビツ
トは、或るラインが複数の専用キヤツシユに同時
に存在することを可能にする。読取専用ビツトが
１である場合には、読取り（フエツチ）だけが許
容される。読取専用ライン、即ち読取専用ビツト
が１であるラインへのストアは、ミスを生ぜしめ
る。“電源オン・リセツト”の如き主要リセツト
は、読取専用ビツトを零へセツトする。

ここで第１図を参照するに、この多重処理シス
テム２は参照番号４及び６を付されたプロセツサ
（CPU）Ａ及びＢを含む。本発明の実施に当つて
はこれより多いプロセツサを利用することも可能
であるが、第１図には説明を簡単にするため２つ
のプロセツサが示されているにすぎない。各プロ
セツサは情報を交換するためにその専用（Ｐ）キ
ヤツシユと直接に通信し、また共有（Ｓ）キヤツ
シユ１０とも直接に通信する。プロセツサＡは参
照番号８を付された専用キヤツシユＡ及び共有キ
ヤツシユ１０と線１２及び１４を介してそれぞれ
通信し、これらの線を介してデータを交換する。
アドレス／制御情報は、線１６を介して専用キヤ
ツシユＡに関連するキヤツシユ制御兼デイレクト
リ（以下単に「専用（Ｐ）デイレクトリＡ」とい
う）２０へ供給され、また線１８を介して共有キ
ヤツシユ１０に関連するキヤツシユ制御兼デイレ
クトリ（以下単に「共有（Ｓ）デイレクトリ」と
いう）２２へ供給される。

プロセツサＢは線２６及び２８を介して参照番
号２４を付された専用（Ｐ）キヤツシユＢ及び共
有キヤツシユ１０とそれぞれデータを交換する。
アドレス／制御情報は、線３０及び３２を介して
専用キヤツシユＢ及び共有キヤツシユ１０に関連
するキヤツシユ制御兼デイレクトリ（以下単に
「専用（Ｐ）デイレクトリＢ」という）３４及び
共有（Ｓ）デイレクトリ２２へそれぞれ供給され
る。

各プロセツサは記憶制御ユニツト（SCU）３
８を介して主記憶（MM）３６を通信する。プロ
セツサＡは、その専用キヤツシユＡ及び専用デイ
レクトリＡから線４０及び４２を介して、データ
及びアドレス／制御情報をそれぞれ通信する。プ
ロセツサＢは、その専用キヤツシユＢ及び専用デ
イレクトリＢから線４４及び４６を介して、デー
タ及びアドレス／制御情報をそれぞれ通信する。
データ及びアドレス／制御情報は、線４８及び５
０を介して、SCU３８と主記憶３６の間で交換
される。

前述のように、各プロセツサはその専用キヤツ
シユ及び共有キヤツシユ１０と直接に通信する。
もし要求されたワードがこれらのキヤツシユのい
ずれにも存在しなければ、その主記憶アドレス及
びフエツチ又はストア要求がSCU３８へ供給さ
れる。SCU３８は、主記憶３６とそれぞれのプ
ロセツサ及びキヤツシユの間のすべての通信を制
御する。SCU３８は、専用デイレクトリＡ及び
Ｂのコピーをそれぞれ保持している。かくて、所
与のプロセツサが主記憶３６から１ラインの情報
を要求する場合、SCU３８の制御論理は他のプ
ロセツサの専用デイレクトリのコピーを相互照会
することにより、このラインが遠隔プロセツサの
専用キヤツシユに存在するか否かを決定する。

以下では、プロセツサＡについてその記憶（フ
エツチ／ストア）要求の予定シーケンスの動作を
説明するが、プロセツサＢの記憶要求シーケンス
はこれと同様であるから、説明を省略する。説明
を簡単にするため、照会又は記憶要求の逐次的な
予定シーケンスを説明する。このシーケンスはま
ず専用キヤツシユＡを照会し、次いで共有キヤツ
シユ１０を照会し、これに続いて専用キヤツシユ
Ｂを相互照会し、最後に主記憶３６を照会するこ
とから成る。もちろん、本発明の実施に当つて
は、これとは別のシーケンスを利用してもよいこ
とは明らかである。たとえば、最初に専用キヤツ
シユＡ及び共有キヤツシユ１０を同時に照会し、
その後は前記と同様の操作を続けてもよい。プロ
セツサＡの記憶要求は、線１６を介して専用デイ
レクトリＡへ供給される。記憶要求の型（フエツ
チ又はストア）は、線１６上の適当な制御信号に
よつて指示される。もし、専用デイレクトリＡの
アドレス一致及び１に等しい有効ビツトによつて
示されるように、目標ワードが専用キヤツシユＡ
に置かれていれば、専用デイレクトリＡはその旨
をプロセツサＡに通知し、かくて専用キヤツシユ
Ａでフエツチ又はストアが行われる。次いで、こ
の要求がフエツチ又はストアのいずれであるかに
応じて、要求されたデータがプロセツサＡへ供給
されるか又は該プロセツサから供給される。

もし目標ワードが専用キヤツシユＡに置かれて
いなければ、このワードに対する第２の要求が共
有キヤツシユ１０へ供給される。前述のように、
専用デイレクトリＡのアドレス不一致又は零に等
しい有効ビツトによつてキヤツシユ・ミスが通知
される。プロセツサＡは、共有キヤツシユ１０を
アクセスするべく、線１８を介して共有デイレク
トリ２２へ目標アドレス及びフエツチ又はストア
信号を送る。複数の要求が同時に生ずる場合、共
有デイレクトリ２２中の優先論理はプロセツサＡ
又はプロセツサＢのどちらが優先順位を与えられ
るかということを決定する。所与のプロセツサが
選択される場合、そのアドレス及び要求は共有キ
ヤツシユ１０へゲートされ、専用キヤツシユにお
けると同様に処理される。即ち、もし共有デイレ
クトリ２２のアドレス一致及び１に等しい有効ビ
ツトが検出されるならば、この要求は共有キヤツ
シユ１０で充足され、かくて適当なデータがプロ
セツサＡと共有キヤツシユ１０の間で交換される
のである。一方、もし共有デイレクトリ２２のア
ドレス不一致又は零に等しい有効ビツトが検出さ
れるならば、共有デイレクトリ２２は共有キヤツ
シユ１０のミスが生じたことをプロセツサＡに通
知する。

共有キヤツシユ１０と専用キヤツシユＡ及びＢ
が相違するのは、前者には各プロセツサごとに置
換アレイ／論理が設けられていて、ヒツトの際に
は４ライン（４ウエイのセツト・アソシアテイブ
式キヤツシユを想定）のうちどれが現に参照され
ているかを示すように、要求中プロセツサの置換
アレイが更新される、という点である。このよう
に、各プロセツサの参照活動は共有キヤツシユ１
０で把握することができる。かくて、或るプロセ
ツサがその専用キヤツシユから共有キヤツシユ１
０へ或るラインを吐出さなければならない場合、
共有キヤツシユ１０の該当する置換アレイは４ラ
インのうち共有キヤツシユ１０でこのプロセツサ
が最も長い間参照しなかつた特定のラインを識別
するので、このプロセツサの専用キヤツシユから
共有キヤツシユ１０へ変更ラインが吐出される前
にこの特定のラインが共有キヤツシユ１０から主
記憶３６へ吐出される。従つて、もはや共有され
ていないライン、即ち或るプロセツサがもはや参
照していないラインは、一旦共有が終了してしま
うと共有キヤツシユ１０には維持されないのであ
る。

もし、専用キヤツシユＡ及び共有キヤツシユ１
０を参照しているときに、フエツチ又はストア・
ミスが相次いで生ずるならば、要求されたライン
が他のプロセツサの専用キヤツシユに存在するか
否かを決定するために第３のステツプが遂行され
る。この場合、専用デイレクトリＡから線４２を
介してSCU３８へ、アドレス及びフエツチ又は
ストア信号が供給される。SCU３８はその内部
に設けられた専用デイレクトリＢのコピーを相互
照会する。もし、この相互照会（XI）ヒツトに
よつて示されるように、目標ラインが専用キヤツ
シユＢに置かれていれば、SCU３８はXIフエツ
チ動作を行うようにプロセツサＢに通知する。プ
ロセツサＢはその専用デイレクトリＢをアクセス
してアドレス比較を行う。このアクセスに応答し
て、アドレス一致及び１に等しい有効ビツトが検
出される。またプロセツサＢは関連する変更ビツ
トをテストし、該ビツトが零であれば、SCU３
８は主記憶３６から目標ラインを要求し、これを
専用キヤツシユＡへ転送するとともに、適当な制
御信号を転送してその読取専用ビツトを１へセツ
トする。かくて、このラインのコピーはフエツチ
のために各プロセツサの専用キヤツシユに置かれ
るようになるが、このラインへのストアは行うこ
とができない。もしストアが試みられたならば、
これは許容されず、そしてストア・ミスが通知さ
れる。

もし、フエツチ・ミス及びXIヒツトの際に、
関連する変更ビツトが１に等しければ、これは目
標ラインが共有され且つ変更されていることを指
示し、かくてこのラインは専用キヤツシユＢから
共有キヤツシユ１０へ吐出される。しかしなが
ら、目標ラインのスペースを作るために、まず最
も長い間使用されなかつたラインが共有キヤツシ
ユ１０から主記憶３６へ吐出されねばならない。
共有キヤツシユ１０に置かれているすべてのライ
ンは変更されており、さもなければこれらのライ
ンは共有キヤツシユ１０には置かれていないので
あるから、共有キヤツシユ１０中の各ラインごと
に変更ビツトを設ける必要はない。共有デイレク
トリ２２は、置換中のラインが吐出されるべき主
記憶３６のアドレスを保持する。SCU３８は、
共有キヤツシユ１０から主記憶１０への置換ライ
ンの吐出を開始させる。またSCU３８は、専用
キヤツシユＢからSCU３８中にあるライン・バ
ツフアへの、目標ラインの吐出を開始させる。次
いでSCU３８はこの目標ラインを共有キヤツシ
ユ１０へ転送するとともに、その主記憶アドレス
を共有デイレクトリ２２へ転送してそこに記憶さ
せる。

ストア・ミス及び相互照会（XI）ヒツトは、
遠隔の専用キヤツシユＢにおける変更ビツトとは
独立に共有及び変更状況を示すが、これはストア
がデータを変更するからである。この結果、目標
ラインは共有キヤツシユ１０に移動される。もし
変更ビツトが零に等しければ、SCU３８はこの
目標ラインを主記憶３６から共有キヤツシユ１０
へ転送する。もし変更ビツトが１に等しければ、
SCU３８はプロセツサＢに対しこの目標ライン
をSCU３８へ吐出すように通知し、次いでこの
ラインは共有キヤツシユ１０へ転送される。いず
れの場合にも、共有キヤツシユ１０で置換すべき
ラインが最初に主記憶３６へ吐出され、その後に
目標ラインがその主記憶アドレスとともに共有キ
ヤツシユ１０へ転送される。また、いずれの場合
にも、目標ラインはその有効ビツトを零へセツト
することによつて専用キヤツシユＢで無効化され
る。

以下では、多重処理システムを構成するそれぞ
れのユニツトの動作を詳細に説明する。

第２図には、プロセツサＡに関連する専用
（Ｐ）キヤツシユＡ及び専用（Ｐ）デイレクトリ
Ａが示されている。プロセツサＢに関連する専用
キヤツシユＢ及び専用デイレクトリＢもこれと同
様の構成を有し、以下で説明するのと同じ様式で
動作する。第２図には、典型的な４ウエイのセツ
ト・アソシアテイブ式専用キヤツシユ、専用デイ
レクトリ及び置換アレイ／論理が示されている。
参照番号８を付された専用キヤツシユＡは、ワー
ド入力ゲート５２、ワード出力ゲート５４及び
ORゲート５６を含む。参照番号２０を付された
専用デイレクトリＡは、アドレス・アレイ５８、
アドレス入力ゲート６０及びアドレス比較回路６
２を含む。また、置換アレイ６４、置換論理６６
及びアドレス・ゲート６８が設けられている。

プロセツサＡから線１６に与えられるアドレス
は、これらのデイレクトリ、キヤツシユ及び置換
アレイをアドレスするために使用される。第３図
には、主記憶アドレスの24ビツトが第２図の主た
る要素へどのように割当てられるか、ということ
が示されている。即ち、Ａアドレスはアドレス入
力ゲート６０へ供給され、Ｂアドレスはアドレ
ス・アレイ５８へ、Ｃアドレスはアドレス比較回
路６２へ、Ｄアドレスは専用キヤツシユＡへ、そ
してＥアドレスは置換アレイ６４へそれぞれ供給
される。もつとも、第３図では次の事項が仮定さ
れている。

(1) １記憶ワード＝８バイト (2) １ライン＝128バイト（16記憶ワード） (3) 専用キヤツシユＡ及びアドレス・アレイ５８
は４ウエイのセツト・アソシアテイブ式アレイ (4) アドレス・アレイ５８は512アドレス（128×
４）を記憶 (5) 専用キヤツシユＡは512ライン（128×４）を
記憶アドレス・アレイ５８からアドレス比較回路６
４へ同時に読取られる４つのアドレスはＣアドレ
スと比較され、かくて４つのアドレスのうちどれ
がＣアドレスと一致するかということが決定され
る。たとえば、もしＡアドレスが一致し且つその
有効ビツトが１に等しければ、Ａワードが専用キ
ヤツシユＡから読取られる。こうするため、線７
０の「Ａ選択」信号が線７２を介して専用キヤツ
シユＡ及びワード出力ゲート５４へ供給される。
またこれらの「選択」信号は、以下で説明する目
的のために、線７１を介してプロセツサＡへ供給
される。ワード出力ゲート５４に接続された線７
４は要求されたデータをORゲート５６を介して
データ出力線１２″へ供給する。もしアドレス・
アレイ５８から読取られた４つのアドレスのいず
れもがＣアドレスと一致しなければ、「キヤツシ
ユ・ミス」信号が発生される。もしストア動作が
行われるのであれば、データ入力線１２′上のデ
ータ入力がワード入力ゲート５２に供給され、そ
してたとえば線７２の「Ａ選択」信号により、専
用キヤツシユＡにストアされることになる。

置換アレイ６４、置換論理６６及びアドレス・
ゲート６８は、セツト・アソシアテイブ・クラス
の各々にある４ラインＡ乃至Ｄのうち最も長い間
使用されなかつた特定のラインを識別する。この
種のLRU式置換論理は米国特許第4008460号に詳
述されているので、ここではその詳細な説明を省
略する。

ここで第４．１図及び第４．２図を参照する
に、これらの図面には４ウエイのセツト・アソシ
アテイブ式共有（Ｓ）キヤツシユ、共有（Ｓ）デ
イレクトリ及び置換アレイ／論理が示されてい
る。この制御回路網は第２図に示した専用キヤツ
シユＡのそれと同じ様式で動作するが、複数の要
求が同時に生ずるとき優先順位を受取るべき特定
のプロセツサ又はSCU３８を決定するための
CPU優先論理７５を備えている点が相違する。
プロセツサＡ、プロセツサＢ及びSCU３８から
のストア又はフエツチ要求は、線７６，７８及び
８０を介してCPU優先論理７５の入力へ供給さ
れる。この論理７５は標準的な回路構成を有し、
要求中ユニツトのどれが最初の要求を供給したか
に応じて、線８２，８４又は８６に「選択」信号
を供給する。同時的な複数の要求がある場合に
は、最高優先順位のユニツトが選択される。

他の論理のゲートを制御するために、線８２に
「CPU Ａ選択」信号が供給され、線８４に
「CPU Ｂ選択」信号が、線８６に「SCU選択」
信号が供給される。

共有キヤツシユの制御回路網はプロセツサＡ、
プロセツサＢ及びSCU３８からのアドレスに応
答するから、CPU優先論理７５の選択プロセス
に依存して適正なアドレスを入力ゲートするため
に、ANDゲート８８，９０，１００及びORゲー
ト１０２から成るゲート回路網が必要となる。
ANDゲート８８は線８２に「CPU Ａ選択」信号
を受取り、線１８に「CPU Ａアドレス」信号を
受取る。従つて、もしこれらの信号がともに活勢
であれば、線１８のアドレスはANDゲート８８
の出力線１０３を介してORゲート１０２の第１
入力に与えられ、さらにその出力線１０４を介し
て共有デイレクトリ２２へ供給される。ANDゲ
ート９０は線８４に「CPU Ｂ選択」信号を受取
り、線３２に「CPU Ｂアドレス」信号を受取
る。もしこれらの信号が活勢であれば、線３２の
アドレス信号はANDゲート９０の出力線１０６
を介してORゲート１０２の第２入力へ供給さ
れ、さらにその出力線１０４に供給される。
ANDゲート１００は線８６に「SCU選択」信号
を受取り、線４５に「SCUアドレス」信号を受
取る。もしこれらの信号が活勢であれば、AND
ゲート１００の出力線１０８を介してORゲート
１０２の第３入力に線４５のアドレス信号が供給
され、さらにその出力線１０４に供給される。共
有デイレクトリ２２は第２図のアドレス・アレイ
５８と同様の様式で動作するので、その詳細は省
略することにする。この点については、線１１０
のＣアドレス（第３図参照）が共有デイレクトリ
２２から読取られた４つのアドレスのうち１つの
アドレスと一致することが比較回路１１２で検出
される場合、その出力線１１４を介して共有キヤ
ツシユ１０へ選択信号が供給され、かくて線１１
６のデータを入力ゲートするか又は線１１８にデ
ータを出力ゲートするために、共有キヤツシユ１
０のそのアドレスが選択される、ということを指
摘すれば十分であろう。また線１１５の選択信号
は、後述する目的のためにプロセツサＡへ供給さ
れる。

考察中の要求がストア要求であると仮定する
と、プロセツサＡ、プロセツサＢ及びSCU３８
からのデータ入力はそれぞれデータ入力線１
４′，２８′及び４７′を介してANDゲート１２
０，１２２及び１２４の第１入力へそれぞれ供給
される。ANDゲート１２０，１２２及び１２４
の第２入力には、プロセツサＡ、プロセツサＢ及
びSCU３８の「選択」信号が線８２，８４及び
８６を介してそれぞれ供給される。プロセツサ
Ａ、プロセツサＢ又はSCU３８のどれが選択さ
れるかに応じて、データ入力はANDゲート１２
０，１２２又は１２４の出力線１２６，１２８又
は１３０を介してORゲート１３２へ供給され、
さらにその出力線１１６を介して共有キヤツシユ
１０へ供給される。

考察中の要求がフエツチ要求であると仮定する
と、共有キヤツシユ１０から線１１８に読取られ
たデータ出力はANDゲート１４０，１４２及び
１４４の第１入力１３４，１３６及び１３８へそ
れぞれ供給される。ANDゲート１４０，１４２
及び１４４の第２入力８２，８４及び８６には、
プロセツサＡ、プロセツサＢ及びSCU３８の
「選択」信号がそれぞれ供給される。

どのプロセツサ又はSCU３８が選択されるか
に依存して、データ出力はANDゲート１４０，
１４２又は１４４からそれぞれのデータ出力線１
４″，２８″又は４７″へ供給される。

共有キヤツシユ１０の置換アレイ回路網は、既
に説明した専用キヤツシユＡのそれと同様の様式
で動作する。Ｅアドレスは線１５２を介して参照
番号１５４を付されたプロセツサＡのための置換
アレイＡへ供給され、また参照番号１５６を付さ
れたプロセツサＢのための置換アレイＢにも供給
される。この回路網では、前記と同様の選択プロ
セスを遂行することが必要である。このため、
ANDゲート１５８は線８６に「SCU選択」信号
を受取り、線１４６に「CPU Ａ」信号を受取
る。これらの信号がともに活勢であつて、SCU
３８がプロセツサＡからの入力で以て置換論理１
７４が制御していることを示す場合、線１６２に
出力信号が与えられる。ANDゲート１６４は線
８６に「SCU選択」信号を受取り、線１６６に
「CPU Ｂ」信号を受取る。これらの信号がとも
に活勢である場合、線１６８に出力信号が与えら
れ、かくてSCU３８がプロセツサＢからの入力
で以て置換論理１７４を制御していることを示
す。ORゲート１７０はANDゲート１５８から線
１６２に与えられる出力信号を第１入力として受
取り、線８２の「CPU Ａ選択」信号を第２入力
として受取るように接続されているので、いずれ
かの入力が活勢であるとき、線１７２を介して置
換論理１７４へその出力信号を供給する。ORゲ
ート１７６はANDゲート１６４から線１６８に
与えられる出力信号を第１入力として受取り、線
８４の「CPU Ｂ選択」信号を第２入力として受
取るように接続されているので、いずれかの入力
が活勢であるとき、線１７８を介して置換論理１
７４へその出力信号を供給する。どのプロセツサ
がどのラインを置換しようとしているのかという
ことに依存して、出力線１８０，１８２，１８４
又は１８６に特定の「置換」信号が供給され、共
有デイレクトリ２２のアドレス入力ゲート信号と
して線１９０に加えられる。

ここで第５図を参照するに、そこには多重処理
システム中の各プロセツサと共有キヤツシユ１
０′の間でワード及びラインを転送するためのデ
ータ流が示され、またSCU３８と共有キヤツシ
ユ１０′の間でラインを転送するためのデータ流
も示されている。第５図中のすべてのANDゲー
トは「CPU Ａ選択」又は「SCU選択」の如き追
加の選択入力（図示せず）を有しており、これに
より一度に１組のゲートだけが活勢になるように
されている。第４．１図及び第４．２図の共有キ
ヤツシユ１０及び共有デイレクトリ２２は、ここ
では参照番号１０′によつて一括して示されてい
る。共有（Ｓ）キヤツシユ及び共有（Ｓ）デイレ
クトリ１０′について動作するように３組の論理
回路網が設けられているが、これらの回路網はプ
ロセツサＡ、プロセツサＢ及びSCU３８にそれ
ぞれ関連するものである。プロセツサＡに関連す
る論理回路網は、アドレス論理１９２、参照番号
１９４を付された入力ライン・バツフアＡ並びに
ANDゲート１９６，１９８及び２００から成
る。プロセツサＢに関連する論理回路網は、アド
レス論理２０２、参照番号２０４を付された入力
ライン・バツフアＢ並びにANDゲート２０６，
２０８及び２１０から成る。SCU３８に関連す
る論理回路網は、アドレス論理２１２、共有
（Ｓ）入力／出力ライン・バツフア２１４及び
ANDゲート２１６から成る。

以下ではプロセツサＡに関連する論理回路網の
動作だけを説明するが、プロセツサＢに関連する
論理回路網もこれと同じ様式で動作することに注
意されたい。或るワードが共有キヤツシユ１０′
へストアされる場合、このワード（８バイト）は
ANDゲート１９６の第３入力として「CPU Ａワ
ード」線２１８に供給される。このワードのアド
レスはアドレス論理１９２の入力として「CPU
Ａアドレス」線２２０に供給され、次いで該アド
レスは線２２２を介して共有キヤツシユ及び共有
デイレクトリ１０′へ供給され、かくて当該ワー
ドがストアされるべき位置を指示する。プロセツ
サＡは、ワード・ストア動作を指定するべく、
ANDゲート１９６の第２入力である線２２４に
「CPU Ａワード・ストア」信号を供給する。線
２２６に加わる「Ｓデイレクトリ一致」信号に応
答して、ANDゲート１９６の第３入力、即ちス
トアさるべきワードがANDゲート１９６の出力
線２２８から共有キヤツシユ１０′へ供給され
る。専用キヤツシユＡに関連して既に説明したよ
うに、線２２０に供給される「CPU Ａアドレ
ス」信号は21ビツトの長さを有する（第３図参
照）。そのＢアドレス・ビツト１０−１６は共有
デイレクトリ１０′をアドレスし、Ｃアドレス・
ビツト０−９は共有デイレクトリ１０′の出力と
比較され、そしてＤアドレス・ビツト１０−２０
は共有キヤツシユ１０′をアドレスする。

共有キヤツシユ１０′からのワード・フエツチ
は、ANDゲート１９８の第１入力に接続された
「CPU Ａワード・フエツチ」線２３０に付勢す
ることによつて通知される。第４．１図の共有デ
イレクトリ２２から線２３２に同時に加わる「Ｓ
デイレクトリ一致」信号に応答して、ANDゲー
ト１９８は線２３４を介してANDゲート２００
の第１入力へゲート信号を供給するように作動さ
れる。この場合、共有キヤツシユ１０′からのワ
ードが線２３６及びANDゲート２００を通して
その出力線２３８に供給される。

プロセツサＡから共有キヤツシユ１０′へ或る
ライン全部が吐出される場合には、プロセツサＡ
は線２４０を介しその入力ライン・バツフアＡへ
「ライン・ストア」信号を供給する。またプロセ
ツサＡは最初のワードを線２１８及び２４２を介
してその入力ライン・バツフアＡに供給し、これ
と同時にその適当なアドレスがアドレス論理１９
２から線２４４に供給される。プロセツサＡから
共有キヤツシユ１０′へのライン吐出はこのライ
ンの左端で常に開始され、続いて16ワード全部が
入力ライン・バツフアＡへ受取られるまで、左か
ら右の方向へ順次に転送が行われる。入力ライ
ン・バツフアＡは一度に８バイトを受取り、結果
的に１ライン（128バイト）を組立てる。入力ラ
イン・バツフアＡは、プロセツサＡがそれ自体の
速度で各ワードを転送し、次いで切断することを
可能にする。共有キヤツシユ１０′は、送信中プ
ロセツサ（この場合はプロセツサＡ）とは独立
に、このラインを線２４８を介して受取ることが
できる。アドレス論理１９２はそのアドレスをイ
ンクレメントし、該アドレスは線２２２を介して
共有キヤツシユ１０′をアドレスするために使用
され、また線２４４を介して入力ライン・バツフ
アＡのゲートを制御するために使用される。また
アドレス論理１９２は、このラインが共有キヤツ
シユ１０′にストアされると、そのライン・アド
レスを共有デイレクトリ１０′にストアする。こ
のラインを共有キヤツシユ１０′にストアするこ
とができるので、線２５０上の「Ｓ出力ライン・
バツフア充満」信号によつて示されるように、置
換すべきラインが共有キヤツシユ１０′から完全
に読取られた後である。

共有キヤツシユ１０′とSCU３８の間では、ワ
ード転送は行われず、ライン転送だけが行われ
る。また各プロセツサが共有キヤツシユ１０′に
ラインをストアするだけであるのに対し、SCU
３８は共有キヤツシユ１０′へラインをストアし
且つ共有キヤツシユ１０′からラインをフエツチ
することができる。アドレス論理２１２はSCU
３８から線２５２を介して適当なアドレスを受取
り、線２５４を介して共有（Ｓ）入力／出力ライ
ン・バツフア２４１に適当なアドレスを供給する
とともに、線２５６を介して共有キヤツシユ及び
デイレクトリ１０′に適当なアドレスを供給す
る。SCU３８と共有（Ｓ）入力／出力ライン・
バツフア２１４の間では諸ワードが線２５８を介
して授受され、またこのバツフア２１４と共有キ
ヤツシユ及びデイレクトリ１０′の間では線２６
０を介して諸ワードが授受される。主記憶３６か
らSCU３８を介して行われるライン・フエツチ
は線２６２によつて通知され、SCU３８を介し
て行われる主記憶３６への吐出は線２６４によつ
て通知される。ラインが主記憶３６へ吐出される
場合、ANDゲート２１６の第１入力である線２
６４が付勢され、かくて線２６８上のライン・ア
ドレスをANDゲート２１６の出力線２７０に生
ぜしめる。

第６図はSCU３８の或る論理を示すが、この
論理はプロセツサＡ及びプロセツサＢに関連する
専用デイレクトリＡ及びＢ（第１図参照）のコピ
ーをそれぞれ含んでいる。一層詳細に説明すれ
ば、CPU優先論理２７２が設けられ、また専用
デイレクトリＡ及びＢのコピーとして参照番号２
７４を付されたSCUデイレクトリＡ及び参照番
号２７６を付されたSCUデイレクトリＢがそれ
ぞれ設けられている。ANDゲート２７８及び２
８０はSCUデイレクトリＡに関連し、ANDゲー
ト２８２及び２８４はSCUデイレクトリＢに関
連する。プロセツサＡの記憶要求は線２８６を介
してCPU優先論理２７２へ供給され、プロセツ
サＢの記憶要求は線２８８を介して論理２７２へ
供給される。この論理２７２はいずれかの要求に
応答して線２９０又は２９２に「CPU Ａ選択」
信号又は「CPU Ｂ選択」信号を供給する。前述
のように、SCU３８は相互照会（XI）要求を処
理するが、これは所与のプロセツサによつて主記
憶３６から要求された或るラインが他のプロセツ
サの専用キヤツシユに置かれているか否かを決定
するためである。こうするため、SCU３８に設
けられた他のプロセツサに関連するSCUデイレ
クトリが相互照会される。即ち、プロセツサＡは
SCUデイレクトリＢを照会し、プロセツサＢは
SCUプロセツサＡを照会するのである。各プロ
セツサはワード参照ごとにではなくキヤツシユ・
ミスごとにSCU３８と通信するので、SCU３８
の回路は複数のプロセツサからの通信を処理する
に十分な速度を有するように設計されている。
SCU３８に設けられたSCUデイレクトリＡ及び
Ｂの構成は対応する専用デイレクトリＡ及びＢの
それと殆んど同じであるが、前者のデイレクトリ
には変更ビツトは設けられていない。というの
は、このビツトはミス時ではなくプロセツサの参
照時に変更されるからである。

ここで、プロセツサＡが或るラインをフエツチ
するためにその専用キヤツシユＡ及び共有キヤツ
シユ１０を照会し、そして両方でフエツチ・ミス
が生じたものと仮定する。このような状況では、
プロセツサＡはANDゲート２８２の入力線２９
４に「CPU Ａアドレス入力」信号を与えてSCU
３８を照会する。この状況ではプロセツサＡが要
求を行つているので、CPU優先論理２７２は線
２９０を介してANDゲート２８２へ「CPU Ａ選
択」信号を供給し、かくてプロセツサＡからの記
憶アドレスは相互照会のために線２９６を介して
ANDゲート２８４及びSCUデイレクトリＢへ供
給される。もし相互照会（XI）ミスが検出され
れば、即ちこのアドレスがSCUデイレクトリＢ
に見出されなければ、このXIミスは不活勢状態
にある線２９８を介してSCU制御（第９図参
照、後出）へ通知され、また不活勢状態にある線
３００及び３０２を介してプロセツサＢ及び
ANDゲート２８４へそれぞれ通知される。従つ
て、この時間にはANDゲート２８４が禁止され
る。他方、もし要求されたアドレスがSCUデイ
レクトリＢに見出されるならば、線２９８は活勢
になり線３０２を介してANDゲート２８４へゲ
ート信号を供給するので、ANDゲート２８４は
線３０４の「CPU Ｂアドレス出力」信号をプロ
セツサＢの専用デイレクトリＢへ供給することが
できる。これと同時に、線３００を介してプロセ
ツサＢへゲート信号が供給され、かくてこのアド
レスを使用して専用デイレクトリＢを参照すべき
ことを指示する。この専用デイレクトリＢをXI
ヒツトの際にアクセスするようにしたのは、変更
ビツトのステータスを検査するためである。これ
らのミス又はフエツチの具体的な処理様式につい
ては、第９図乃至第１１図のSCU論理を参照し
て以下で詳述する。

第７図はSCU３８のデータ流、即ち専用キヤ
ツシユ及び共有キヤツシユ１０からSCU３８及
び主記憶３６へのデータ流を概略的に示してい
る。プロセツサＡのアドレス及びデータは、線３
０６及び３０８を介して、アドレス論理３１０及
び参照番号３１２を付されたライン・バツフアＡ
へそれぞれ供給される。アドレス論理３１０はア
ドレス線３１４及び主記憶３６のアドレス線３１
６にアドレスを供給するとともに、線３１８を介
してライン・バツフアＡへアドレス・ゲート信号
を供給する。ライン・バツフアＡは、線３１８の
アドレスに応答して、線３０８のデータをデータ
線３２０を介して主記憶３６のデータ線３２２へ
供給する。プロセツサＢは、線３２２のアドレス
及び線３２４のデータを、参照番号３２６を付さ
れたライン・バツフアＢ及びアドレス論理３２８
へそれぞれ供給する。アドレス論理３２８はアド
レスを線３３０を介して主記憶３６のアドレス線
３１６に供給するとともに、線３３２を介してラ
イン・バツフアＢへアドレス・ゲート信号を供給
する。ライン・バツフアＢは線３３２のアドレ
ス・ゲート信号に応答し、線３２２のデータを線
３３４を介して主記憶３６のデータ線３２２へ供
給する。共有キヤツシユ１０からのアドレスは線
３３６を介してアドレス論理３４０へ供給され、
共有キヤツシユ１０からのデータは線３３８を介
して共有（Ｓ）入力／出力バツフア３４２へ供給
される。アドレス論理３４０は線３３６のアドレ
スに応答してその出力線３４４を介して主記憶３
６のアドレス線３１６にアドレスを供給し、また
線３４６を介して共有（Ｓ）入力／出力バツフア
３４２へアドレス・ゲート信号を供給することに
より、線３３８のデータをその出力線３４８を介
して主記憶３６のデータ線３２２へゲートさせ
る。いずれの場合においても、主記憶３６からそ
れぞれの専用キヤツシユ及び共有キヤツシユ１０
に与えられるアドレス及びデータを処理するとき
には、これらの論理は前記とは反対の様式で動作
する。

第８図はCPUミス制御論理を示し、これは専
用キヤツシユ及び共有キヤツシユ１０のミスに続
いてSCU３８へプロセツサの記憶（フエツチ／
ストア）要求を発生する。第６図に関連して説明
したように、この記憶要求信号はCPU優先論理
へ供給され、該論理は同じマシン・サイクル中に
複数の記憶要求が生ぜられる場合にはSCUデイ
レクトリの制御を獲得すべき特定のプロセツサを
選択する。ORゲート３５０はその４入力の各々
に第２図の線７１を介して「Ａ選択」信号乃至
「Ｄ選択」信号を受取る。第２図に関連して既に
説明したように、これらの信号のうちいずれかの
信号が活勢となるのは、４ワードのうち選択され
るいずれかのワードが専用デイレクトリによつて
見出される場合である。もしこれらの信号のいず
れもが存在しなければ、これらの信号の各々は不
活勢となる。ここで、これらの信号のうち或る信
号が専用デイレクトリから活勢となり、従つて
ORゲート３５０の出力線３５２が活勢となつ
て、線３５４を介して専用キヤツシユへ「Ｐキヤ
ツシユ・ヒツト」信号が供給されるものと仮定す
る。線３５２の活勢状態はインバータ３５６で反
転され、その出力は線３５８を介してANDゲー
ト３６０へ供給され、かくて該ゲートが禁止され
る。ORゲート３６２は第４．２図の共有デイレ
クトリ２２から線１１５を介して「Ａ選択」信号
乃至「Ｄ選択」信号を受取るが、共有キヤツシ
ユ・ミスが存在するときはこれらのすべての信号
は不活勢であり、共有キヤツシユ・ヒツトが存在
するときはいずれかの信号が活勢である。説明の
便宜上、共有キヤツシユ・ヒツトが存在し、従つ
てORゲート３６２の出力線３６４が活勢で、
SCU３８へ加えるために線３６６を介して共有
キヤツシユ１０へ「Ｓキヤツシユ・ヒツト」信号
を供給するものと仮定する。線３６４の活勢状態
はインバータ３６８によつて反転され、その出力
はANDゲート３６０の第２入力３７０へ加えら
れる。この結果、ANDゲート３６０が禁止さ
れ、その出力線３７２の不活勢信号がANDゲー
ト３７８及び３８０の第１入力３７４及び３７６
にそれぞれ供給されるので、これらのゲートが禁
止されることになる。この結果、それぞれの出力
線３８２及び３８４は不活勢となつて、記憶フエ
ツチ要求又は記憶ストア要求がなかつたことを
SCU３８に通知する。

ここで、ORゲート３５０及び３６２への各選
択信号が不活勢であるために、その出力線３５２
及び３６４がそれぞれ不活勢となり、従つてイン
バータ３５６及び３５８が線３５８及び３７０に
「Ｐキヤツシユ・ミス」信号及び「Ｓキヤツシ
ユ・ミス」信号をそれぞれ供給するものと仮定す
る。この場合、ANDゲート３６０が作動され、
専用キヤツシユ・ミス及び共有キヤツシユ・ミス
が同時に生じていることを示す「Ｐ＆Ｓキヤツシ
ユ・ミス」信号を、線３７２を介してANDゲー
ト３７８及び３８０の第１入力３７４及び３７６
にそれぞれ供給する。

キヤツシユ・ワード・フエツチが開始された場
合、線３８６が活勢となつてANDゲート３７８
を作動させるので、該ゲートは線３８２を介して
SCU３８へ「記憶フエツチ要求」信号を供給す
る。他方、キヤツシユ・ワード・ストアが開始さ
れた場合は、線３８８が活勢となつてANDゲー
ト３８０を作動させるので、該ゲートは線３８４
を介してSCU３８へ「記憶ストア要求」信号を
供給する。前述のように、これらの記憶要求は、
相互照会要求又は主記憶要求を開始させるため
に、第６図のCPU優先論理２７２を活勢にする
のに利用される。これらの要求の処理方法につい
ては他の図面を参照して以下で説明する。

第９図乃至第１２図は、SCU３８の相互照会
（XI）制御論理を構成する種々の論理部を示す。
第１３図の図表は、要求中のプロセツサＡ又はプ
ロセツサＢに対するXIヒツト時のアクシヨンを
示す。第１４図及び第１５図の流れ図は、フエツ
チ及びストア要求に応答してなされる論理判断を
示す。第１３図乃至第１５図は、第９図乃至第１
２図の説明を念頭に置いて参照されたい。

第９図のXI制御論理は、第８図に関連して説
明したように、専用キヤツシユ及び共有キヤツシ
ユ１０におけるプロセツサの記憶要求ミスに応答
して、SCU３８に対する記憶要求を開始させ
る。要求中プロセツサからSCU３８へ、記憶フ
エツチ要求又は記憶ストア要求が供給される。た
とえば、もしプロセツサＡが要求中プロセツサで
あれば、線３９０を介してANDゲート３９２の
第１入力へ「CPU Ａ記憶フエツチ要求」信号が
供給され、或いは線３９４を介してANDゲート
３９６の第１入力へ「CPU Ａ記憶ストア要求」
信号が供給される。第６図に関連して説明したよ
うに、SCU３８は要求中の選択されたプロセツ
サから供給される記憶アドレスを使用し、その内
部に設けられた他のプロセツサに関連するSCU
デイレクトリをアクセスする。たとえば、もしプ
ロセツサＡが要求を発生したのであれば、SCU
３８に設けられたSCUデイレクトリＢがアクセ
スされる。もしそこで一致が検出されなければ、
主記憶３６が参照され、プロセツサＢは通知を受
けない。もし、第６図の線２９８に示すように、
SCUデイレクトリＢのアドレス一致が検出され
れば、プロセツサＢは相互照会（XI）ヒツト・
フエツチ又は相互照会（XI）ストア・フエツチ
を行うように通知される。即ち、第９図のORゲ
ート３９８へ第６図のSCUデイレクトリＢから
線２９８を介して選択信号が入力され、その１つ
の活勢信号に応答して、線４００を介してAND
ゲート３９２及び３９６の第２入力へ「SCUデ
イレクトリＢ一致」信号が供給されるのである。
もし線３９０が活勢であれば、ANDゲート３９
２は線４０２を介してプロセツサＢへ「XIヒツ
ト・フエツチ−CPU Ｂ」信号を供給する。もし
線３９４が活勢であれば、ANDゲート３９６は
線４０４を介してプロセツサＢへ「XIヒツト・
ストア−CPU Ｂ」信号を供給する。

もし線４０２に「XIヒツト・フエツチ−CPU
Ｂ」信号が供給されるならば、プロセツサＢはそ
の専用デイレクトリＢをアクセスして目標ライン
の変更ビツト及び読取専用ビツトをテストする。
もし変更ビツトが零れあれば、プロセツサＢはこ
のラインの読取専用ビツトを１へセツトし、「XI
フエツチ完了」を通知するとともに、変更ビツト
が零であつたことを通知する。次いで、SCU３
８はプロセツサＡのために主記憶３６からこのラ
インを要求し、該ラインをプロセツサＡの専用キ
ヤツシユＡへ転送するとともに、その読取専用ビ
ツトをオンに転ずるための信号を供給する。プロ
セツサＡは該当するライン・アドレスをその専用
デイレクトリＡにストアし、その読取専用ビツト
及び有効ビツトをオンに転じ、そして変更ビツト
をオフに転ずる。

もし、線４０２に「XIヒツト・フエツチ−
CPU Ｂ」信号が生じたとき、専用デイレクトリ
Ｂで目標ラインの変更ビツトが１になつていたな
らば、これは目標ラインが共有され且つ変更され
ているために専用キヤツシユＢから共有キヤツシ
ユ１０へ吐出されねばならないことを示す。ま
た、この目標ラインを共有キヤツシユ１０へ吐出
す前に、共有キヤツシユ１０中で最も長い間使用
されなかつたラインをSCU３８によつて主記憶
３６へ吐出さねばならない。

もしプロセツサＢが要求中のプロセツサであれ
ば、線４０６を介してANDゲート４０８の第１
入力へ「CPU Ｂ記憶フエツチ要求」信号が供給
され、或いは線４１０を介してANDゲート４１
０の第１入力へ「CPU Ｂ記憶ストア要求」信号
が供給される。ORゲート４１２は第６図のSCU
デイレクトリＡから線２７５を介して選択信号を
受取り、その１つの活勢信号に応答して線４１４
に「SCUデイレクトリＡ一致」信号を発生し、
これをANDゲート４０８及び４１０の第２入力
に供給する。ANDゲート４０８の両入力が活勢
であると、線４１６を介してプロセツサＡへ
「XIヒツト・フエツチ−CPU Ａ」信号が供給さ
れ、ANDゲート４１０の両入力が活勢である
と、線４１８を介してプロセツサＡへ「XIヒツ
ト・フエツチ−CPU Ａ」信号が供給される。プ
ロセツサＡ並びにその関連する専用キヤツシユＡ
及び専用デイレクトリＡの応答は、既に説明した
プロセツサＢのそれと同じであるから、これ以上
の説明は省略する。

第１０図及び第１１図は、プロセツサＡからの
相互照会（XI）に応答して動作するように、プ
ロセツサＢに関連してSCU３８に設けられた制
御論理を示す。これと同様の制御論理（図示せ
ず）が、プロセツサＢからの相互照会（XI）に
応答するように、プロセツサＡに関連してSCU
３８に設けられている。

第１０図には、変更（CH）ビツトが零に等し
く且つ相互照会（XI）フエツチが完了した場合
に、プロセツサＢに対する相互照会に応答するよ
うな制御論理の動作が示されている。ANDゲー
ト４２０は第１入力４２４に「XIヒツト．フエ
ツチ完了−CPU Ｂ」信号を受取り、第２入力４
２８に「CHビツト＝０−CPU Ｂ」信号を受取
る。これらの両信号が活勢であれば、ANDゲー
ト４２０は線４３２及び４３４に活勢信号を供給
する。線４３２の「MMからライン・バツフアＡ
へラインをフエツチ」信号は、目標ラインを
SCU３８のライン・バツフアＡ（第７図）へフ
エツチするために主記憶３６へ供給される。線４
３４の活勢状態はANDゲート４４０の第１入力
へ供給され、該ゲートは主記憶３６からフエツチ
されたラインがこのライン・バツフアＡに書込ま
れたことを示すために線４４２の「ライン・バツ
フアＡレデイ」信号を受取る。ANDゲート４４
０の入力信号がともに活勢であると、該ゲートは
線４４４を介してプロセツサＢへ「CPU Ａライ
ン・フエツチ」信号を供給し、また線４４６を介
してプロセツサＡへ「ROビツトをオン」信号を
供給する。ANDゲート４２２はその第１入力４
２６に「XIヒツト・ストア完了−CPU Ｂ」信号
を受取り、第２入力４３０に「CHビツト＝０−
CPU Ｂ」信号を受取る。これらの両入力が活勢
であると、線４３６及び４３８が活勢となり、主
記憶３６へ「MMからＳ入力バツフアへラインを
フエツチ」信号が供給され、かくて要求されたラ
インがSCU３８の共有（Ｓ）入力バツフア（第
７図）へフエツチされる。線４３８の活勢状態は
ANDゲート４４８に供給され、該ゲートの第２
入力４５０は共有（Ｓ）入力バツフアが充満して
いるとき活勢となる。ANDゲート４４８は、そ
の両入力が活勢であるとき、線４５２及び４５４
に活勢信号を供給する。線４５２の活勢状態は、
「Ｓ入力バツフアへラインを転送」信号として共
有キヤツシユ１０へ転送される。ANDゲート４
５６はその第２入力４５８に「Ｓ入力バツフア充
満」信号を受取り、第３入力４６０に「Ｓ出力バ
ツフア充満」信号を受取り、これらの入力を含む
３入力が同時に活勢であるとき、線４６２を介し
て共有キヤツシユ１０へ「Ｓ入力バツフアをＳキ
ヤツシユにストア」信号を供給することにより、
共有キヤツシユ１０が適当な入力データを受取つ
たことを指示する。

第１１図には、ラインを共有キヤツシユ１０か
ら吐出したり、共有キヤツシユにストアする動作
を制御するためのプロセツサＢに関連する他の相
互照会（XI）制御論理が示されている。ANDゲ
ート４６４は第１入力４６６に「XIヒツト・ス
トア完了−CPU Ｂ」信号を受取り、第２入力４
６８に「CHビツト＝０−CPU Ｂ」信号を受取
つて、これらの両入力が活勢であるとき、線４７
０を介してORゲート４７２の第１入力に活勢信
号を供給する。ORゲート４７４はその第１入力
４７６に「XIフエツチ・チエツクポイント−
CPU Ｂ」信号を受取り、第２入力４７８に「XI
ストア・チエツクポイント−CPU Ｂ」信号を受
取る。これらの信号のうちいずれか一方が活勢で
あると、線４８０を介してANDゲート４８２の
第１入力に活勢信号が供給される。ANDゲート
４８２はその第２入力４８４に加わる「CHビツ
ト＝１−CPU Ｂ」信号が活勢であると、線４８
５を介してORゲート４７２の第２入力へ活勢信
号を供給するので、ORゲート４７２の出力線４
８６が活勢となつて共有キヤツシユ１０へ「Ｓラ
インをSCUへ吐出」信号を供給し、かくて新し
いラインが共有キヤツシユ１０へ供給されること
及び共有キヤツシユ１０中で最も長い間使用され
なかつたラインを吐出すべきことをそれぞれ指示
する。線４８６の活勢状態は、「Ｓデイレクトリ
からSCUへアドレスをゲート」信号として線４
９０に供給され、該信号は共有キヤツシユ１０へ
供給されるべきこのラインのアドレスを指示する
ために共有デイレクトリへ送られる。線４８６の
活勢状態は線４９２を介してANDゲート４９４
の第１入力へ供給され、また該ゲートはその第２
入力４９６に「Ｓ出力バツフア充満」信号を受取
る。ANDゲート４９４はその両入力に応答して
線４９８及び５００に活勢信号を供給する。線４
９８の信号は「Ｓ入力バツフアへラインを転送」
信号と呼ばれ、共有（Ｓ）バツフアに加えられ
る。線５００の信号はANDゲート５０２の第１
入力へ加えられ、該ゲートはその第２入力５０４
に「Ｓ入力バツフア充満」信号を受取り、これら
の入力に応答して線５０６を介して主記憶３６へ
「MMラインをストア」信号を供給する。

第１２図には、プロセツサＢに対する相互照会
（XI）に応答してプロセツサＡへフエツチ又はス
トア信号を供給するための制御論理が簡便的に示
されている。ANDゲート５０８は第１入力５１
０に「XIヒツト・フエツチ完了−CPU Ｂ」信号
を受取り、第２入力５１２に「CHビツト＝１−
CPU Ｂ」信号を受取る。これらの入力が同時に
存在すると、これはXIヒツト・フエツチが完了
したこと及び変更されたラインが今や共有キヤツ
シユ１０に置かれていることを示す。線５１４の
活勢状態は「ＳキヤツシユからのCPU Ａのフエ
ツチ」信号としてプロセツサＡへ供給され、かく
てデータが共有キヤツシユ１０中にあつてプロセ
ツサＡ及びプロセツサＢによる使用のために利用
可能であることを示す。ストア動作の間には、
ANDゲート５１６の第１入力５１８に「XIヒツ
ト・ストア完了−CPU Ｂ」信号が供給され、第
２入力５２０に「CHビツト＝１−CPU Ｂ」信
号が供給される。これらの入力がともに活勢で、
変更されたラインのストアが完了したことを示す
と、その出力線５２２が活勢となつてORゲート
５２４の第１入力へ信号を与える。ANDゲート
５２６は第１入力５２８に「XIヒツト・ストア
完了−CPU Ｂ」信号を受取り、第２入力５３０
に「ＳキヤツシユへのMMストア完了」信号を受
取る。これらの入力がともに活勢で、すべてのス
トアが完了したことを示す場合、線５３２を介し
てORゲート５２４の第２入力へ活勢信号が供給
される。ORゲート５２４の各入力は共有キヤツ
シユ１０へのすべてのストア動作が完了したこと
を示し、ORゲート５２４はいずれか１つの活勢
入力に応答して線５３４に「Ｓキヤツシユへの
CPU Ａのストア」信号を供給することにより、
プロセツサＡが今や共有キヤツシユ１０へデータ
をストアしてもよいことをプロセツサＡに通知す
る。

第１３図は、要求中プロセツサでキヤツシユ・
ミスが検出された場合の動作を示す図表である。
この図表は自明であるから、その内容については
説明を省略する。

第１４図及び第１５図はフエツチ要求及びスト
ア要求の論理流れ図を示し、これらの要求に関連
するシステム動作を要約するものである。

まず第１４図を参照するに、そこにはフエツチ
要求の論理が示されている。入力５３６に示され
ているような「CPU Ａフエツチ要求」に応答し
て、論理ブロツク５３８では専用キヤツシユＡで
ライン（キヤツシユ）ヒツトが見出されるか否か
がテストされる。もしその結果がYESであれ
ば、論理ブロツク５４０に示されるように専用キ
ヤツシユＡからプロセツサＡへこのラインがフエ
ツチされる。さもなければ、論理ブロツク５４２
で共有キヤツシユ１０のライン・ヒツトが見出さ
れるか否かがテストされる。もしその結果が
YESであれば、論理ブロツク５４４で共有キヤ
ツシユ１０からプロセツサＡへこのラインがフエ
ツチされる。さもなければ、論理ブロツク５４６
で専用キヤツシユＢの相互照会（XI）ヒツトが
見出されるか否かがテストされる。もしその結果
がNOであれば、論理ブロツク５４８で主記憶３
６から専用キヤツシユＡへこのラインがフエツチ
され、続いて論理ブロツク５４０で専用キヤツシ
ユＡからプロセツサＡへこのラインがフエツチさ
れる。もし論理ブロツク５４６のテスト結果が
YESであれば、論理ブロツク５５０でこのライ
ンが変更されているか否か、即ちその変更
（CH）ビツトが１に等しいか否かがテストされ
る。もしその結果がNOであれば、論理ブロツク
５５２で専用キヤツシユＡ及びＢの読取専用
（RO）ビツトがオンに転じられ、続いて論理ブロ
ツク５４８及び５４０を通して前述の如き動作が
行われる。もし論理ブロツク５５０のテスト結果
がYESであれば、論理ブロツク５５４で共有キ
ヤツシユ１０から主記憶３６へこのラインが転送
される。つまり、最も長い間使用されなかつたラ
インが主記憶３６へ吐出されるのである。これに
続いて論理ブロツク５５６では要求されたライン
が専用キヤツシユＢから共有キヤツシユ１０へ吐
出される。次いで、論理ブロツク５５８では共有
キヤツシユ１０へ転送された専用キヤツシユＢ中
のラインが無効化され、そして論理ブロツク５４
４では共有キヤツシユ１０からプロセツサＡへ要
求されたラインがフエツチされる。

第１５図はストア要求の論理プロセスを示す。
入口５６０に示されるような「CPU Ａストア要
求」に応答して、論理ブロツク５６２は専用キヤ
ツシユＡのライン・ヒツトが見出されるか否かを
テストする。もしそのテスト結果がYESであれ
ば、論理ブロツク５６４で専用キヤツシユＡ中の
ラインへストアが行われる。もしそのテスト結果
がNOであれば、論理ブロツク５６６で共有キヤ
ツシユ１０のライン・ヒツトが見出されるか否か
がテストされる。もしそのテスト結果がYESで
あれば、論理ブロツク５６８でプロセツサＡから
共有キヤツシユ１０へストアが行われる。もし論
理ブロツク５６６のテスト結果がNOであれば、
論理ブロツク５７０で専用キヤツシユＢの相互照
会（XI）ヒツトが見出されるか否かがテストさ
れる。もしそのテスト結果がNOであれば、論理
ブロツク５７２で主記憶３６から専用キヤツシユ
Ａへラインがフエツチされ、それに続く論理ブロ
ツク５６４で専用キヤツシユＡにフエツチされた
ばかりのラインへプロセツサＡからストアが行わ
れる。もし論理ブロツク５７０のテスト結果が
YESであれば、論理ブロツク５７４で共有キヤ
ツシユ１０から主記憶３６へラインが吐出され
る。つまり、LRUアルゴリズムに従つて、所与
のラインが吐出されるのである。この吐出に続い
て、論理ブロツク５７６ではこのラインが変更さ
れたか否か、即ちその変更（CH）ビツトが１に
等しいか否かがテストされる。もしそのテスト結
果がYESであれば、論理ブロツク５７８で専用
キヤツシユＢから共有キヤツシユ１０へこのライ
ンが吐出される。次いで、論理ブロツク５８０で
は、専用キヤツシユＢ中のこのラインが無効化さ
れる。その後、論理ブロツク５６８では、共有キ
ヤツシユ１０へ転送されたばかりのラインへプロ
セツサＡのストアが行われる。もし論理ブロツク
５７６の結果がNOであれば、論理ブロツク５８
２で専用キヤツシユＢ中のラインが無効化され
る。次いで、論理ブロツク５８４では、主記憶３
６から共有キヤツシユ１０へこのラインがフエツ
チされる。これに続く論理ブロツク５６８では、
主記憶３６から共有キヤツシユ１０へフエツチさ
れたばかりのラインへストアが行われる。

第１６図は共有（Ｓ）キヤツシユを備えた多重
処理システムの他の実施態様を示す。この多重処
理システムはプロセツサ（CPU）５８６及び５
８８の如き複数のプロセツサを含む。本発明の実
施に当つては３つ以上のプロセツサを使用するこ
とができるけれども、説明を簡単にするため第１
６図には２つのプロセツサが図示されているにす
ぎない。各プロセツサは、命令だけを保持する
“読取専用”キヤツシユを備えている。命令
（Ｉ）キヤツシユ５９０及び５９２は、プロセツ
サ５８６及び５８８に関連してそれぞれ動作しう
る。また各プロセツサは、オペランド及び命令を
保持する処の“読取−書込”共有キヤツシユ５９
４をアクセスすることができる。共有キヤツシユ
５９４はストア・イン式キヤツシユである。キヤ
ツシユの各々は記憶制御ユニツト（SCU）５９
６と通信し、該ユニツトは主記憶（MM）５９８
と通信する。

以下では、説明の便宜上、プロセツサ５８６に
関連する命令フエツチを説明するが、プロセツサ
５８８についてもこれと同様な動作が行われるこ
とを理解されたい。命令フエツチの際、プロセツ
サ５８６はまず線６００を介して命令キヤツシユ
５９０をアクセスする。もし要求された命令がキ
ヤツシユ５９０中にあれば、この命令はプロセツ
サ５８６へフエツチされる。さもなければ、即ち
命令キヤツシユ５９０でミスが発生すれば、線６
０２を介して共有キヤツシユ５９４がアクセスさ
れる。もし要求されたラインが共有キヤツシユ５
９４中にあれば、このラインはプロセツサ５８６
へフエツチされる。所与の命令を共有キヤツシユ
５９４に置くことができるのは、この命令が最初
にオペランドとしてフエツチされるか又はこの命
令にストアが行われる場合だけである。共有キヤ
ツシユ５９４から命令をフエツチするには、１つ
又は２つの追加マシン・サイクルを必要とする
が、これは所定の論理動作を遂行したり他のプロ
セツサ５８８からの干渉を処理しなければならな
いためである。しかしながら、命令キヤツシユ５
９０を最初にアクセスしたときに殆んどの命令を
見出すことができるので、このことは多重処理シ
ステムの性能を実質的に低下させるわけではな
い。もし要求された命令が命令キヤツシユ５９０
又は共有キヤツシユ５９４に見出されなければ、
この命令はSCU５９６を介して主記憶５９８か
らフエツチされ、命令キヤツシユ５９０及びプロ
セツサ５８６に与えられる。

オペランドのフエツチについて云えば、すべて
のオペランドは共有キヤツシユ５９４からフエツ
チされる。もし要求されたオペランドが共有キヤ
ツシユ５９４になければ、このラインはSCU５
９６を介して主記憶５９８からフエツチされる。
もし所与のラインが共有キヤツシユ５９４にあれ
ば、このラインが他のキヤツシユには存在するこ
とはありえない。従つて、線６０４を介して共有
キヤツシユ５９４へストアを行う場合には、他の
キヤツシユを相互照会する必要はない。

命令キヤツシユ５９０及び５９２は読取専用で
あるから、“吐出”は必要ない。この置換アルゴ
リズムはLRU法であり、置換中のラインにフエ
ツチ中のラインを重ね書きすることができる。
SCU５９６と命令キヤツシユ５９０の間の線６
０６は、命令キヤツシユ５９０とプロセツサ５８
６の間の線６００と同様に、１方向性である。

共有キヤツシユ５９４はストア・イン式キヤツ
シユであるから、ストアを行う前にこの共有キヤ
ツシユ５９４へラインがフエツチされる。共有キ
ヤツシユ５９４中の置換すべきラインが変更され
ているときには、フエツチ中の新しいラインが共
有キヤツシユ５９４へ書込まれる前に、前者のラ
インは主記憶５９８へ吐出されねばならない。

この実施態様と最初の実施態様（第１図）の主
な違いは、共有され且つ変更されているオペラン
ドだけではなく、すべてのオペランドが共有キヤ
ツシユ５９４にストアされるという点にある。従
つて、共有キヤツシユ５９４については、各プロ
セツサの組合わされた参照活動を反映するよう
な、単一のLRU置換アルゴリズムが利用され
る。また命令キヤツシユ５９０及び５９２は命令
を保持するだけで、ストアを許さないから、その
デイレクトリに変更（CH）ビツト又は読取専用
（RO）ビツトを設ける必要はない。しかしなが
ら、共有キヤツシユ５９４はそのデイレクトリに
各ラインに関連する変更（CH）ビツトを必要と
する。

第１６図の実施態様では、命令キヤツシユ５９
０及び５９２を“低速書込み”技法に従つて構成
してもよい。というのは、書込みが行われるのは
主記憶５９８からラインがフエツチされる場合に
すぎないからである。プロセツサ５８６及び５８
８は、命令キヤツシユ５９０及び５９２について
は読取専用モードで動作するにすぎない。また命
令キヤツシユ５９０及び５９２は、共有キヤツシ
ユ５９４からの種々のライン・サイズ及びアルゴ
リズムを許容する。

命令ストリームからのオペランド・フエツチ
は、主記憶５９８から目標ラインをフエツチさせ
る。もしこのラインが命令キヤツシユ５９０又は
５９２にあれば、このフエツチは無効化される。
このラインからの以後の命令フエツチは共有キヤ
ツシユ５９４から行われ、かくてこのラインを命
令キヤツシユ５９０又は５９２に転送することが
不要になる。云いかえれば、命令及びオペランド
を含む諸ラインが共有キヤツシユ５９４に置かれ
ているので、命令キヤツシユ及びデータ・キヤツ
シユを別々に備えた通常の構成に特有のラインの
ピンポン式転送を除くことができるのである。

第１７図は、共有（Ｓ）キヤツシユ５９４並び
にその関連する共有（Ｓ）デイレクトリ６２８及
び論理を示す。CPU優先論理６０６は、要求中
プロセツサの間の優先順位を決定するために、線
６０８にあるプロセツサＡのストア又はフエツチ
要求及び線６１０にあるプロセツサＢのストア又
はフエツチ要求に応答する。プロセツサＡに優先
順位が与えられる場合には、線６１２に「CPU
Ａ選択」信号が供給され、プロセツサＢに優先順
位が与えられる場合には、線６１４に「CPU Ｂ
選択」信号が供給される。線６１２の「CPU Ａ
選択」信号はANDゲート６１６の第１入力へ供
給され線６１４の「CPU Ｂ選択」信号はANDゲ
ート６１８の第１入力へ供給される。線６２０の
「CPU Ａアドレス」信号は、ANDゲート６１６
の第２入力へ供給される。ANDゲート６１６の
両入力が活勢であると、該ゲートはその出力線６
２２及びORゲート６２６を介して線６２６へ
「CPU Ａアドレス」信号を通過させる。このア
ドレス信号（第３図参照）は共有デイレクトリ６
２８へ供給され、線６３０を介して共有キヤツシ
ユ５９４へ供給され、また線６３４を介して参照
番号６３２を付された置換アレイＡへ供給され
る。線６３６の「CPU Ｂアドレス」信号はAND
ゲート６１８の第２入力へ供給され、該ゲートは
線６１４に「CPU Ｂ選択」信号を受取るとき、
この「CPU Ｂアドレス」信号を、線６３８及び
ORゲート６２６を介して、共有デイレクトリ６
２８、共有キヤツシユ５９４及び置換アレイ６３
２に供給する。

置換アレイ６３２は置換論理６４０によつて制
御され、該論理は共有キヤツシユ５９４中で置換
を必要としている所与のラインに応答して、線６
４２を介して共有デイレクトリ６２８へ信号を供
給する。共有キヤツシユ５９４中で活勢なストア
又はフエツチ要求のラインに応答して、共有デイ
レクトリ６２８は線６４４を介して共有キヤツシ
ユ５９４へ選択されたアドレスを供給する。この
場合、フエツチのために要求されたラインは共有
キヤツシユ５９４から線６４６を介してANDゲ
ート６４８及び６５０の第１入力へ供給される。
もし線６１２の「CPU Ａ選択」信号が活勢であ
れば、ANDゲート６４８は線６５２に「CPU Ａ
データ出力」信号を供給し、もし線６１４の
「CPU Ｂ選択」信号が活勢であれば、ANDゲー
ト６５０は線６５４に「CPU Ｂデータ出力」信
号を供給する。ストア要求に応答して、ANDゲ
ート６６６はその入力６６８に「CPU Ａデータ
入力」信号を受取り、ANDゲート６７０はその
入力６７１に「CPU Ｂデータ入力」信号を受取
る。ANDゲート６６６は、線６１２の「CPU Ａ
選択」信号に応答して、線６６８上のデータ入力
をORゲート６７４の第１入力へ通過させ、さら
に線６７６を介してストアのために共有キヤツシ
ユ５９４へ通過させる。もしANDゲート６７０
の第２入力６１４で「CPU Ｂ選択」信号が活勢
であれば、線６７１のデータ入力はORゲート６
７４及び線６７６を介してストアのために共有キ
ヤツシユ５９４へ供給される。

要約すると、開示された多重処理システムの各
プロセツサはそれぞれ専用キヤツシユを備え、ま
た各プロセツサは共有キヤツシユ及び主記憶をア
クセスするように配設されているので、このよう
な共有キヤツシユを利用していない多重処理シス
テムで生ずるような諸ラインのピンポン式転送を
取除くことができる。

【図面の簡単な説明】

第１図は共有（Ｓ）キヤツシユを含む多重処理
システムのブロツク図、第２図は第１図に示され
た代表的な４ウエイのセツト・アソシアテイブ式
専用（Ｐ）キヤツシユ、専用（Ｐ）デイレクトリ
及びLRU置換アレイ／論理を示すブロツク図、
第３図は24ビツトの主記憶アドレスが専用キヤツ
シユの主たる要素へどのように割当てられるかと
いうことを示す図、第４．１図及び第４．２図は
第１図に示された共有（Ｓ）キヤツシユ、共有
（Ｓ）デイレクトリ及び置換アレイ／論理を示す
ブロツク図、第５図は共有（Ｓ）キヤツシユのデ
ータ流を示すブロツク図、第６図は第１図の記憶
制御ユニツト（SCU）に設けられた専用（Ｐ）
デイレクトリのコピー、即ちSCUデイレクトリ
及びアドレス・ゲート回路網を示すブロツク図、
第７図は記憶制御ユニツト（SCU）のデータ流
を示すブロツク図、第８図は各プロセツサ
（CPU）に設けられたミス制御論理のブロツク
図、第９図乃至第１２図は記憶制御ユニツト
（SCU）の相互照会（XI）制御論理を示すブロツ
ク図、第１３図は相互照会（XI）ヒツト時に要
求中プロセツサ及び遠隔プロセツサによつて取ら
れる諸アクシヨンを示す図表、第１４図はプロセ
ツサのフエツチ要求に対する論理判断／シーケン
スの流れ図、第１５図はプロセツサのストア要求
に対する論理判断／シーケンスの流れ図、第１６
図は共有（Ｓ）キヤツシユを含む本発明の他の多
重処理システムを示すブロツク図、第１７図は第
１６図に示された代表的な４ウエイのセツト・ア
ソシアテイブ式共有（Ｓ）キヤツシユ、共有
（Ｓ）デイレクトリ及びLRU置換アレイ／論理を
示すブロツク図である。４，６……プロセツサ、８，２４……専用キヤ
ツシユ、２０，３４……専用デイレクトリ、１０
……共有キヤツシユ、２２……共有デイレクト
リ、３６……主記憶、３８……記憶制御ユニツ
ト。

Claims

【特許請求の範囲】１複数のプロセツサと、前記複数のプロセツサ
によつて共有された主記憶と、前記主記憶から前
以つて転送された予定量の情報を記憶するように
前記複数のプロセツサに関連してそれぞれ設けら
れた複数のストア・イン式専用キヤツシユ記憶
と、前記複数のプロセツサによつて共有された共
有キヤツシユ記憶と、を有する共有キヤツシユ記
憶を含む多重処理システムにおいて、一の前記専用キヤツシユ記憶中に記憶されてい
て且つ該一の専用キヤツシユ記憶に関連する前記
プロセツサにより変更されている情報であつて後
で他の前記専用キヤツシユ記憶に関連する前記プ
ロセツサによりフエツチ要求またはストア要求さ
れた情報、および一の前記専用キヤツシユ記憶中
に記憶されていて且つ該一の専用キヤツシユ記憶
に関連する前記プロセツサにより変更されていな
い情報であつて他の前記専用キヤツシユ記憶に関
連する前記プロセツサによりストア要求された情
報、を前記共有キヤツシユ記憶中に共有の情報と
して記憶せしめる手段と、所与の前記プロセツサからのフエツチ要求また
はストア要求に応じて該所与のプロセツサに関連
する前記専用キヤツシユ記憶、前記共有キヤツシ
ユ記憶、他のプロセツサに関連する前記専用キヤ
ツシユ記憶、および前記主記憶を所定の順序で照
会することにより要求された情報をアクセスする
手段と、を備えていることを特徴とする、共有キヤツシ
ユ記憶を多む多重処理システム。