JPH0353671B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、データフロー演算部に接続して用い
られるメモリの制御回路に関し、詳しくは、メモ
リ中に貯える情報として、データ値のみならずプ
ログラムのテンプレートも可能であることを特徴
とするテンプレート読み出し回路に関するもので
ある。

テンプレートとは、第５図に示すようにデータ
フイールドの他に行き先アドレスや制御信号フイ
ールドを持つものを指している。制御フイールド
の値により、データフイールドの持つ意味が決め
られ、例えば演算の対象となるデータ値、外部メ
モリのアドレス値、命令語などを表わす。

演算を開始する前に予め命令や付随するパラメ
ータを設定しておく必要があるが、この場合はデ
ータフイールドに命令語が貯えられている。主に
この命令を予め外部メモリに貯えておき、初期設
定の際に外部メモリから直接高速にプロセツサ内
のロードするのが本発明のテンプレート読み出し
回路の機能である。

従来、データフロー演算部に接続して用いられ
るメモリの中には、数値及び画像などのデータ値
を貯えておくことができた。しかしながらプログ
ラムのテンプレート自体は、ホストのプロセツサ
から、その都度インターフエースを介してデータ
フロー演算部に流しこんでやらねばならず、かな
り長い転送時間を要していた。プログラムのテン
プレートは制御情報とテンプレート値とから構成
されており、メモリから出力される制御情報のフ
イールドは、メモリへ入力されるデータの制御情
報のフイールドを用いて生成されるか、あるいは
あらかじめメモリの制御回路内のレジスタにセツ
トされた値が用いられていた。メモリへの書きこ
み時には入力データの一部であるデータ値のみが
書きこまれ、制御情報のフイールドはメモリ制御
回路内で消滅していた。

本発明の目的は、メモリ内にプログラムのテン
プレート自体を貯えることができ、メモリを単に
データ値を貯えるのに用いるだけでなく、データ
値とプログラムテンプレート両方を貯えることが
できるテンプレート読み出し回路を提供すること
にある。

本発明によれば、入力データを一時貯えておく
レジスタと、前記レジスタから出力されるアドレ
ス値、データ値によりアクセスされるメモリと、
入力データの一部である制御フイールドの情報に
より前記レジスタ、前記メモリの制御信号及び外
部出力信号を生成する制御部と、前記レジスタか
らのアドレス値をインクリメントし更新を行い前
記メモリへのアドレスを生成するアドレス生成部
とから構成され、前記制御フイールドの情報によ
り前記メモリ中に入力データの一部であるデータ
値又はプログラムのテンプレートを貯え、前記プ
ログラムのテンプレートが貯えられた前記メモリ
のアドレス値を前記入力データにより指定し、前
記アドレス生成部から順次インクレメントされた
アドレスを発生させることにより前記プログラム
のテンプレートを高速に読み出し、外部のデータ
フロー演算部に送り出せることを特徴とするテン
プレート読み出し回路が得られる。

次に本発明について図面を用いて説明する。

第１図は本発明の一実施例を示すブロツク図で
ある。

図において、１０１は制御部、１０２はメモ
リ、１１１は入力データの制御フイールドをラツ
チするレジスタ、１１２は入力データのデータフ
イールドがメモリ１０２への書きこみデータ値で
あるときに、それをラツチするレジスタ、１１３
は入力データのデータフイールドがメモリ１０２
のアドレス値であるときに、それをラツチするレ
ジスタ、１２１〜１２３は論理積ゲート、１３１
〜１３２はマルチプレクサ、１４１は加算器、１
５１〜１７１は信号である。

入力データ１５１は制御信号フイールドとデー
タフイールドとから構成され、制御信号フイール
ドはメモリ１０２の書きこみ読み出し切替信号、
テンプレート書きこみ制御信号、有効フラグ、ア
ドレスかデータかの区別を示す信号及びデータの
行き先を示す信号とから構成され、データフイー
ルドは、アドレス値、データ値、テンプレート値
として制御信号フイールドの値により各々切替え
て用いる。メモリ１０２へ記憶される内容はデー
タ値又はテンプレートである。入力データ１５１
はシステムパイプラインクロツク１６２に同期し
て送りこまれ、制御信号フイールドと、データフ
イールドとに分けて２回で１組とし、この順に本
発明の回路内部にとりこまれる。

テンプレートは予め外部メモリにプログラムテ
ンプレート、起動データテンプレートの順に複数
貯えられてある。本発明のテンプレート読み出し
回路により、ホストプロセツサの介在なしに、外
部メモリに貯えられたプログラムテンプレートを
高速にロードすることができ、プログラムテンプ
レートをロードしただけではプロセツサでの処理
はスタートしない。プロセツサはアイドル状態と
なつている。次に起動データテンプレートが入力
されて初めて処理が開始される。一般的にはプロ
グラムテンプレートは数が多いのに対し、起動デ
ータは数が少ないので、本発明は主にプログラム
テンプレートを高速にロードすることを目的とし
ている。本発明のテンプレート読み出し回路を用
いれば、ホストプロセツサは最初に外部メモリに
テンプレートやデータ値を転送しておき、次にテ
ンプレート読み出し回路に起動をかけるだけで先
ずプログラムテンプレートが設定され、続いて起
動データテンプレートが流れ、処理が開始され
て、次々とデータテンプレートが生成され、外部
メモリからデータ値を読み出し、処理した後、結
果を外部メモリに書き戻す。処理が終わつた後、
終了データをホストプロセツサに返すように予め
プログラムを組みこんでおけば、それによりホス
トプロセツサは処理が終了したことを知ることが
できる。

プログラムテンプレートは一連の処理プログラ
ムを実行する前に前もつて一度設定されるだけ
で、処理の途中で変更されることなく、繰り返し
読み出されて用いられる。これに対してデータテ
ンプレートは処理の結果データ値が変更されてい
く。

信号１５３はビジー信号であり、制御部１０１
から前段のパイプラインステージに出力される。
信号１５３は入力データ１５１がテンプレートリ
ード命令を示しているときにはメモリ１０２から
２回連続して読み出しがおこり、それを出力する
間、前段からのデータ入力を止めておくための制
御信号である。信号１５３が“０”のときは入力
が可の状態を示しており、“１”のときは入力不
可の状態を示している。

信号１５４はリセツト信号であり、制御部１０
１の中にあるフリツプフロツプを初期状態とする
ためのものである。信号１５４が“１”のとき内
部状態がリセツトされる。

信号１５７はメモリ１０２の書きこみ続み出し
切替信号であり、“０”のとき書きこみ、“１”の
とき読み出しを示している。

信号１６２はシステムパイプラインクロツクで
ある。本発明の回路は外部にあるデータフロー演
算回路とリング状パイプラインバスにより接続さ
れており、２パイプラインサイクルで１組のデー
タとなつている。最初のパイプラインサイクルで
は入力データ１５１には制御信号フイールドがの
つており、次のパイプラインサイクルではデータ
フイールドがのつている。出力データ１７０に関
しても同様である。

制御部１０１は制御フイールド信号１５２、リ
セツト信号１５４、システムパイプラインクロツ
ク１６２を入力し、ビジー信号１５３、信号１５
５，１５６，１５７，１５８，１５９，１６０，
１６１を出力している。制御部１０１はレジスタ
１１１，１１２，１１３のラツチエネーブル信
号、マルチプレクサ１３１，１３２の切り替え信
号、メモリ１０２の書きこみ読み出し切り替え信
号を生成し、本発明の内部回路の制御を行なうと
共に、本発明の外部にあるデータフロー演算回路
への出力データを生成している。

メモリ１０２はレジスタ１１３から出力される
アドレス値１６６をアドレスとしてアクセスさ
れ、制御部１０１から出力される信号１５７の値
が“０”のとき、レジスタ１１３からの信号１６
６をデータとして書きこみを行ない、信号１５７
の値が“１”のとき、読み出しを行ない、読み出
した値を信号１６９として、マルチプレクサ１３
２に出力する。

レジスタ１１１は入力データ１５１の一部であ
る制御フイールドをクロツク１７１の立ち上りで
ラツチし、その値を保持し、信号１５２として制
御部１０１及びマルチプレクサ１３２へ出力す
る。

レジスタ１１２は入力データ１５１の一部であ
るデータ値がメモリ１０２への書きこみデータで
あるときにクロツク１６３の立ち上りでラツチ
し、信号１６４としてメモリ１０２へ出力する。

レジスタ１１３は入力データ１５１の一部であ
るデータ値がメモリ１０２への書きこみアドレス
であるときに、マルチプレクサ１３１を介して信
号１６５となり、クロツク１６８の立ち上りでラ
ツチし、信号１６６としてメモリ１０２へ出力す
る。

ゲート１２１はシステムパイプラインクロツク
１６２と制御部１０１からのエネーブル信号１６
１との論理積をとり、レジスタ１１１のクロツク
信号１７１を出力する。

エネーブル信号１６１は入力データ１５１が制
御フイールドのとき“１”となる。初期状態すな
わち、リセツト信号１５４が“１”のときは
“１”となる。

ゲート１２２はシステムパイプラインクロツク
１６２と制御部１０１からのエネーブル信号１６
０との論理積をとり、レジスタ１１２のクロツク
信号１６３を出力する。エネーブル信号１６０は
入力データ１５１がデータ値であるとき“１”と
なる。

ゲート１２３はシステムパイプラインクロツク
１６２と制御部１０１からのエネーブル信号１５
８との論理積をとり、レジスタ１１３のクロツク
信号１６８を出力する。エネーブル信号１５８は
入力データ１５１がアドレス値であるとき“１”
となる。

マルチプレクサ１３１は入力データ１５１の一
部であるデータ値と加算器１４１からの信号１６
７のどちらか一方を選択しレジスタ１１３の入力
信号１６５を生成する。制御部１０１から出力さ
れるマルチプレクサ切替信号１５９の値が“０”
のとき信号１５１を、“１”のとき信号１６７を
選択する。マルチプレクサ切替信号１５９はテン
プレート読み出しのデータフイールド出力時に
“１”となる。

マルチプレクサ１３２はレジスタ１１１の出力
信号１５２とメモリ１０２の出力信号１６９のど
ちらか一方を選択し出力データ１７０とする。制
御部１０１からの選択信号１５６が“０”のとき
は信号１６９を、“１”のときは信号１５２を選
択する。選択信号１５６はテンプレート読み出し
のデータフイールド出力時に“１”となる。

加算器１４１はレジスタ１１３の出力信号１６
６と値“１”を加算し、マルチプレクサ１３１へ
信号１６７を出力する。

次に、本回路の動作について説明する。

入力データ１５１は大別すると、メモリ１０２
への書きこみデータ値、書きこみアドレス値、デ
ータ値読み出しアドレス値、テンプレート値読み
出しアドレス値、無効データがある。メモリ１０
２へデータ値及びテンプレート値を書きこむ場合
には、まず、これらの値をデータ値フイールドに
のせレジスタ１１２にセツトし、制御信号フイー
ルドにデータ書きこみコードをのせ、レジスタ１
１１にセツトする。次にデータフイールドに書き
こみアドレス値をのせレジスタ１１３にセツトし
制御信号フイールドにアドレス書きこみコードを
のせ、レジスタ１１１にセツトする。アドレス値
がレジスタ１１３にセツトされると同時にメモリ
１０２への書きこみが行われる。このとき出力デ
ータ１７０は無効となり、出力データ１７０に含
まれる有効フラグは“０”となる。即ち、次のパ
イプラインステージへの出力は行なわれない。

メモリ１０２からデータ値を読み出す場合は、
入力データ１５１の制御信号フイールドにデータ
読み出しコードをのせ、レジスタ１１１にセツト
し、データフイールドにメモリ１０２のアドレス
値をのせ、レジスタ１１３にセツトする。読み出
しアドレスがセツトされると同時にメモリ１０２
からの読み出しが行なわれ、読み出された値は出
力データ１７０となり次段のパイプラインステー
ジに出力される。このとき、出力データ１７０に
含まれる有効フラグは“１”がセツトされ、この
データが有効であることを示す。

テンプレートをメモリ１０２から読み出す場合
には、入力データ１５１の制御信号フイールドに
テンプレート読み出しコードをのせ、レジスタ１
１１にセツトし、データフイールドにメモリ１０
２のアドレス値をのせレジスタ１１３にセツトす
る。読み出しアドレスがセツトされると同時にメ
モリ１０２からの読み出しが行なわれるが、この
場合、まずレジスタ１１３にセツトされたアドレ
スを用いて読み出しが行なわれ、出力データ１７
０となると同時にレジスタ１１３の値１６６に加
算器１４１において“１”が加えられ、マルチプ
レクサ１３１を介して、レジスタ１１３に次のパ
イプラインステージでラツチされる。次のパイプ
ラインステージではレジスタ１１３にラツチされ
たアドレス値１６６を用いて再度メモリ１０２か
らの読み出しが行なわれ、出力データ１７０とな
る。この間、ビジー信号１５３が“１”となり入
力データ１５１をとめる。従つてテンプレート値
は、メモリ１０２への書きこみを行う時には４パ
イプラインクロツクを用いてデータ値書きこみモ
ードで書きこまれ、メモリ１０２から読み出しを
行う時には３パイプラインクロツクで実現され
る。

入力データ１５１の制御信号フイールドが無効
データであることを示しているときには、本発明
の回路はメモリ１０２への書きこみも、出力デー
タ１７０の生成も行なわず、出力データ１７０に
含まれている有効フラグを“０”とする。

第２図は第１図における制御部１０１のより詳
細なブロツク図である。

図において２０１はデコーダ、２０２はレジス
タ、２０３はゲート回路、２１１〜２１２はフリ
ツプフロツプ、２２１〜２２２は論理積ゲート、
２３１〜２３２は論理否定ゲート、２５１〜２５
５は第１図における信号１５２に対応する詳細な
信号、２５６〜２６１，２６３〜２７２は信号で
ある。

デコーダ２０１は信号２５１〜２５５をデコー
ドし、信号２５６〜２６０を生成する。信号２５
１は第１図における入力データ１５１のデータフ
イールドがアドレス値であるかデータ値であるか
を示しており、アドレス値であるとき“１”、デ
ータ値であるとき“０”である。信号２５２は第
１図における入力データ１５１のデータフイール
ドが読み出しアドレスであるか書きこみアドレス
であるかを示しており、読み出しアドレスである
とき“１”、書きこみアドレスであるとき“０”
である。信号２５３は第１図における入力データ
１５１のデータフイールドがテンプレートアドレ
スであるか否かを示しており、“１”のときテン
プレートアドレスであり、“０”のときデータア
ドレスである。信号２５４は第１図における入力
データ１５１が制御信号フイールドであるか、デ
ータフイールドであるかを示す信号であり、第１
図におけるリセツト信号１５４により“０”とな
る。信号２５４が“０”のとき制御信号フイール
ドであり、“１”のときデータ値フイールドであ
る。信号２５５は第１図における入力データ１５
１が有効であるか無効であるかを示しており、
“１”のとき有効、“０”のとき無効である。無効
のときは、そのデータは本発明の回路内部で消滅
し、何もしない。

レジスタ２０２はクロツク信号１６２の立ち上
りで、信号２５６〜２５９、２６４をラツチし、
各々信号２６１〜２６５に出力する。信号２５６
は第１図における入力データ１５１のデータフイ
ールドが読み出しアドレスであるか否かを示し、
読み出しアドレスであるとき“１”となり、そう
でないとき“０”となる。信号２５７は第１図に
おける入力データ１５１のデータ値フイールドが
書きこみデータ値であるか否かを示し、書きこみ
データ値であるとき“１”となり、そうでないと
き“０”となる。信号２５８は第１図における入
力データ１５１のデータ値フイールドが書きこみ
アドレスであるか否かを示し、書きこみアドレス
であるとき“１”となり、そうでないとき“０”
となる。信号２５９は第１図における入力データ
１５１のデータフイールドがテンプレート読み出
しアドレスであるか否かを示し、テンプレート読
み出しアドレスであるとき“１”となり、そうで
ないとき“０”となる。信号２６０は第１図にお
ける入力データ１５１が無効であるとき“１”と
なり、そうでないとき“０”となる。信号２６１
は信号２５６を、信号２６２は信号２５７を、信
号２６３は信号２５８を、信号２６４は信号２５
９を、信号２６５は信号２６４をラツチした後の
出力信号である。

ゲート回路２０３は信号２６１〜２６５、２５
６〜２６０を入力し、入力信号の論理和をとり、
信号１５３，１５６〜１６１、１５５，２７１を
出力する。信号２７１は第１図における入力デー
タ１５１のフイールドが次のパイプラインサイク
ルで切りかわるか否かを示す信号であり、切りか
わるとき“１”、そうでないとき“０”となる。
信号１５５は第１図における出力データ１７０の
フイールドが次のパイプラインサイクルで切りか
わるか否かを示す信号であり、切りかわるとき
“１”、そうでないとき“０”となる。フリツプフ
ロツプ２１１は信号２６７をクロツク２７２の立
ち上りでサンプルし信号２５４に出力する。

フリツプフロツプ２１１はリセツト信号１５４
によりリセツトされ、信号２５４は“０”とな
る。フリツプフロツプ２１２は信号２６９をクロ
ツク２７２の立ち上りでサンプルし、信号２６８
に出力する。信号２６８は第１図における出力デ
ータ１７０が制御信号フイールドであるとき
“０”、データフイールドであるとき“１”とな
る。フリツプフロツプ２１２はリセツト信号１５
４によりリセツトされ、信号２６８は“０”とな
る。ゲート２２１は信号２７１と信号１６２の論
理積をとり信号２７２に出力する。ゲート２２２
は信号１５５と信号１６２の論理積をとり信号２
７０に出力する。ゲート２３１は信号２６６の論
理否定をとり信号２６７に出力する。ゲート２３
２は信号２６８の論理否定をとり信号２６９に出
力する。

第３図は第２図におけるデコーダ２０１の論理
表である。横方向に入力信号２５１〜２５５、縦
方向に出力信号２５６〜２６０が書いてある。各
信号は第２図における信号に対応している。例え
ば、このデコーダはプログラマブルロジツクアレ
イで実現できるが、その場合、横一列がタームに
相当し、“０”はローレベル入力、“１”はハイレ
ベル入力、空欄のところは入力がローレベルでも
ハイレベルでもどちらでもよいことを示す。入力
の条件を満たしたときには出力は“１”となりハ
イレベルが出力される。

第４図は第２図におけるゲート回路２０３の論
理表である。横方向に入力信号２５６〜２６５が
書いてあり、縦方向に出力信号１５３，２７１，
１５５，１５９，１５６，１６０，１５７，１６
１，１５８が書いてある。表の中にある“１”に
対応する入力信号の論理和をとり、出力信号とす
る。

第５図は第１図における入力信号１５１のデー
タフオーマツトを示している。信号３０１は行き
先アドレス、信号３０２はデータフイールドであ
る。信号３０１，２５２，２５３，２５５，２５
１は第１図における入力信号１５１の制御信号フ
イールドを形成する。

以上説明したように、本発明は、データフロー
処理装置におけるデータ値とプログラムテンプレ
ートを同一のメモリ中に貯え、読み出すことがで
きるという特徴を有し、ホストプロセツサの負担
を減らすことができ、処理性能の向上を図ること
ができ、データフロー処理装置内部のテンプレー
トを入れ替えながら高速に処理が可能であるとい
う効果をもつ。

【図面の簡単な説明】

第１図は本発明のテンプレート読み出し回路の
システムブロツク図、第２図は第１図の制御部１
０１の詳細なブロツク図、第３図は第２図のデコ
ーダ２０１の論理を示す図、第４図は第２図のゲ
ート回路２０３の論理を示す図、第５図は第１図
の入力信号１５１のデータフオーマツトの一例を
示す図である。 図において、１０１は制御部、１０２はメモ
リ、１１１〜１１３はレジスタ、１２１〜１２３
はゲート、１３１〜１３２はマルチプレクサ、１
４１は加算器、２０１はデコーダ、２０２はレジ
スタ、２０３はゲート回路、２１１〜２１２はフ
リツプフロツプ、２２１〜２２２はゲート、２３
１〜２３２はゲートである。

Claims (1)

【特許請求の範囲】
1. １ データフロー処理装置におけるテンプレート
   読み出し回路において、入力データを一時貯えて
   おくレジスタと、前記レジスタから出力されるア
   ドレス値、データ値によりアクセスされるメモリ
   と、入力データの一部である制御フイールドの情
   報により前記レジスタ、前記メモリの制御信号及
   び外部出力信号を生成する制御部と、前記レジス
   タからのアドレス値をインクリメントし更新を行
   い前記メモリへのアドレスを生成するアドレス生
   成部とから構成され、前記制御フイールドの情報
   により前記メモリ中に入力データの一部であるデ
   ータ値又はプログラムのテンプレートを貯え前記
   プログラムのテンプレートが貯えられた前記メモ
   リのアドレス値を前記入力データにより指定し前
   記アドレス生成部から順次インクレメントされた
   アドレスを発生させることにより前記プログラム
   のテンプレートを高速に読み出し、外部のデータ
   フロー演算部に送り出せることを特徴とするテン
   プレート読み出し回路。