JPH03204737A - 信号処理プロセッサのデバッグ回路 - Google Patents
信号処理プロセッサのデバッグ回路Info
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- JPH03204737A JPH03204737A JP2001884A JP188490A JPH03204737A JP H03204737 A JPH03204737 A JP H03204737A JP 2001884 A JP2001884 A JP 2001884A JP 188490 A JP188490 A JP 188490A JP H03204737 A JPH03204737 A JP H03204737A
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- Japan
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- signal
- instruction
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
- G06F11/362—Debugging of software
- G06F11/3648—Debugging of software using additional hardware
- G06F11/3656—Debugging of software using additional hardware using a specific debug interface
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は信号処理プロセッサのデバッグ回路に関し、特
にプロセッサの動作中の任意プログラムステップでその
内部回路状態を外部に読出しプログラム、アルゴリズム
等のデバッグを可能としたデバッグ回路に関する。
にプロセッサの動作中の任意プログラムステップでその
内部回路状態を外部に読出しプログラム、アルゴリズム
等のデバッグを可能としたデバッグ回路に関する。
従来、この種の信号処理プロセッサのデバッグ方式とし
ては、第４図に示す様に、プログラムメモリ３１の中の
内部回路状態をトレースしたい所にブレイク命令（ＢＲ
ＡＫＥ）等の命令を挿入し、プロセッサがこのブレイク
命令を実行する事により、ステップ４１でその内部動作
を止め、その後ステップ４２で内部状態を外部に出力さ
せプログラム等をデバッグする方式がある。
ては、第４図に示す様に、プログラムメモリ３１の中の
内部回路状態をトレースしたい所にブレイク命令（ＢＲ
ＡＫＥ）等の命令を挿入し、プロセッサがこのブレイク
命令を実行する事により、ステップ４１でその内部動作
を止め、その後ステップ４２で内部状態を外部に出力さ
せプログラム等をデバッグする方式がある。
上述した従来のデバッグ方式では、プログラム中の１シ
ーケンスをデバッグするために、ブレイクにより内部プ
ログラム動作を停止させてしまうので、内部回路状態を
トレースした後に、そのプログラム動作に復帰する事が
出来ず、プログラムの流れに沿ったデバッグを行なう事
が大変困難となるという問題があった。
ーケンスをデバッグするために、ブレイクにより内部プ
ログラム動作を停止させてしまうので、内部回路状態を
トレースした後に、そのプログラム動作に復帰する事が
出来ず、プログラムの流れに沿ったデバッグを行なう事
が大変困難となるという問題があった。
本発明の目的は、内部情報取出し用の回路とその回路に
よって動作する停止命令により信号処理プロセッサに於
けるプログラムのデバッグを容易にした信号処理プロセ
ッサのデバッグ回路を提供することにある。
よって動作する停止命令により信号処理プロセッサに於
けるプログラムのデバッグを容易にした信号処理プロセ
ッサのデバッグ回路を提供することにある。
本発明の構成は、信号処理プロセッサから外部に出力す
るデータを内部バスからラッチするレジスタと、このレ
ジスタの値を外部から与えられるデータ取出信号により
取込むシフトレジスタと、前記レジスタにデータをラッ
チする信号によりセットされ前記データ取出信号により
リセットされるフリップフロップと、このフリップフロ
ップの値に基づき停止状態をデコードする命令デコーダ
と、この命令デコーダからの制御信号により制御される
プログラムカウンタと、このプログラムカウンタからの
アドレスに応じて記憶したプログラムを前記命令デコー
ダに出力するプログラムメモリとを備えることを特徴と
する。
るデータを内部バスからラッチするレジスタと、このレ
ジスタの値を外部から与えられるデータ取出信号により
取込むシフトレジスタと、前記レジスタにデータをラッ
チする信号によりセットされ前記データ取出信号により
リセットされるフリップフロップと、このフリップフロ
ップの値に基づき停止状態をデコードする命令デコーダ
と、この命令デコーダからの制御信号により制御される
プログラムカウンタと、このプログラムカウンタからの
アドレスに応じて記憶したプログラムを前記命令デコー
ダに出力するプログラムメモリとを備えることを特徴と
する。
本発明において、プログラムメモリが、デバッグ用テス
トプラグラムを格納したものであることもできる。
トプラグラムを格納したものであることもできる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明する模式的フロー図である。本実施例に
おいて、プログラムカウンタ１は、プログラムを格納す
るメモリ２のアドレスを与え、このメモリ２の中には通
常のプログラムが書き込まれているが、プログラム中内
部回路状態をデバッグしたい所に命令Ａ及びＢを挿入す
る。
図の動作を説明する模式的フロー図である。本実施例に
おいて、プログラムカウンタ１は、プログラムを格納す
るメモリ２のアドレスを与え、このメモリ２の中には通
常のプログラムが書き込まれているが、プログラム中内
部回路状態をデバッグしたい所に命令Ａ及びＢを挿入す
る。
第２図のメモリ２の命令Ａ、Ｈの動作は、命令Ａが外部
へ取り出したい情報を内部バス５に乗せて出力のラッチ
に転送する命令で、命令Ｂがある条件、この場合ＲＳフ
リップフロ・ｙブ（以下Ｒ３Ｆ／Ｆという）１１がｒｌ
ＪとなるまでＨＡＬＴ状悪と状態命令である。
へ取り出したい情報を内部バス５に乗せて出力のラッチ
に転送する命令で、命令Ｂがある条件、この場合ＲＳフ
リップフロ・ｙブ（以下Ｒ３Ｆ／Ｆという）１１がｒｌ
ＪとなるまでＨＡＬＴ状悪と状態命令である。
第１図に戻って、プログラムメモリ２に格納された命令
は、命令デコーダ３によりデコードされ、プロセッサ各
部へ制御信号を発生する。デコーダ３は命令Ａを実行す
ると、内部バス５にデータを出力し、レジスタ６にデー
タをう・ソチする機制御信号４を出力する。レジスタ６
にう・ンチされたデータは外部からの信号１０によって
シフトレジスタ７にセットされる。その後は外部のクロ
・ンク９によってデータはシフトされ出力端子８よりシ
リアルの情報が出力される。
は、命令デコーダ３によりデコードされ、プロセッサ各
部へ制御信号を発生する。デコーダ３は命令Ａを実行す
ると、内部バス５にデータを出力し、レジスタ６にデー
タをう・ソチする機制御信号４を出力する。レジスタ６
にう・ンチされたデータは外部からの信号１０によって
シフトレジスタ７にセットされる。その後は外部のクロ
・ンク９によってデータはシフトされ出力端子８よりシ
リアルの情報が出力される。
一方、Ｒ３Ｆ／Ｆ １１は制御信号４によりセ・ントさ
れ、外部信号１０によりリセ・ントされるＦ／Ｆで、こ
のＱ出力は命令デコーダ３に送られる。
れ、外部信号１０によりリセ・ントされるＦ／Ｆで、こ
のＱ出力は命令デコーダ３に送られる。
この命令デコーダ３は、命令Ｂの実行をデコードする際
、Ｆ／ＦｉｌのＱ出力によりプログラムカウンタ１を制
御し、カウントアツプかＨＡＬＴ状態かを決定する。
、Ｆ／ＦｉｌのＱ出力によりプログラムカウンタ１を制
御し、カウントアツプかＨＡＬＴ状態かを決定する。
以上の回路動作により、プログラム中内部情報をトレー
スしたい部分にその情報を出力ボートに出す命令と、そ
の次にその情報が読出そうとするまでＨＡＬＴ状態を取
る命令とを挿入する事により、プログラムの実行を一時
的に停止させ、内部情報を取出した後には、再びプログ
ラムの次のステップに進む事が可能となり、これをプロ
グラム中の任意の箇所に設定する事により、プログラム
の動作そのままに内部状態をデバッグする事が可能とな
る。
スしたい部分にその情報を出力ボートに出す命令と、そ
の次にその情報が読出そうとするまでＨＡＬＴ状態を取
る命令とを挿入する事により、プログラムの実行を一時
的に停止させ、内部情報を取出した後には、再びプログ
ラムの次のステップに進む事が可能となり、これをプロ
グラム中の任意の箇所に設定する事により、プログラム
の動作そのままに内部状態をデバッグする事が可能とな
る。
第３図は本発明の第２の実施例のブロック図である。本
実施例で、デバッグモード信号３０は外部の任意タイミ
ングにてデバッグモードへ移行させる信号で、割込制御
回路３３に入力され、プログラムカウンタ１ａに供給さ
れる。メモリとしては、プログラムを格納するメモリ３
１と、デノ（・ング用のプログラムを格納しているテス
トプログラムメモリ３２とが用いられ、このメモリ３３
には、第１の実施例で示した命令Ａ及びＢのような内部
情報トレース用のプログラムを格納しており、これらメ
モリの出力は命令デコーダ３ａに供給される。
実施例で、デバッグモード信号３０は外部の任意タイミ
ングにてデバッグモードへ移行させる信号で、割込制御
回路３３に入力され、プログラムカウンタ１ａに供給さ
れる。メモリとしては、プログラムを格納するメモリ３
１と、デノ（・ング用のプログラムを格納しているテス
トプログラムメモリ３２とが用いられ、このメモリ３３
には、第１の実施例で示した命令Ａ及びＢのような内部
情報トレース用のプログラムを格納しており、これらメ
モリの出力は命令デコーダ３ａに供給される。
プロセッサは、通常プログラムメモリ３１に格納されて
いるプログラムを実行しているが、外部よりある時点で
デバッグ、すなわちプロセッサの内部の情報を読出す必
要が生じた場合、モード信号３０を入力してデバッグ開
始をプロセッサに伝える。割込み（ベクトル）制御回路
３３はモード信号３０がアクティブになると、その時点
でのプログラムカウンタ１ａのイ直をスタックし、テス
トプログラムメモリ３２のアドレスを割込アドレスとし
てプログラムカウンタ１ａに与える。ここでプロセッサ
はデバッグモードとなり、テストプログラム中にある内
部情報の出力を第１の実施例と同様に実行する。
いるプログラムを実行しているが、外部よりある時点で
デバッグ、すなわちプロセッサの内部の情報を読出す必
要が生じた場合、モード信号３０を入力してデバッグ開
始をプロセッサに伝える。割込み（ベクトル）制御回路
３３はモード信号３０がアクティブになると、その時点
でのプログラムカウンタ１ａのイ直をスタックし、テス
トプログラムメモリ３２のアドレスを割込アドレスとし
てプログラムカウンタ１ａに与える。ここでプロセッサ
はデバッグモードとなり、テストプログラム中にある内
部情報の出力を第１の実施例と同様に実行する。
テストプログラムによるデバッグが終了した場合、割込
ベクトル制御回路３３は、（割込み時にスタックした値
＋１）をプログラムカウンタ１ａに与えてやり、通常の
プログラム動作に移る。
ベクトル制御回路３３は、（割込み時にスタックした値
＋１）をプログラムカウンタ１ａに与えてやり、通常の
プログラム動作に移る。
以上のように、割込み処理とテストプラグラム領域を確
保する事により、外部から全く任意の時点でのデバッグ
が可能となり、デバッグ後もプログラム処理を実行する
事が可能となる。
保する事により、外部から全く任意の時点でのデバッグ
が可能となり、デバッグ後もプログラム処理を実行する
事が可能となる。
以上説明したように本発明は、プログラムの動作を一時
的ＨＡＬＴ状態にして、必要な内部情報を読出したら次
のステップに進むことが出来るので、プログラムの流れ
に沿ったデバッグが簡単にできるという効果がある。
的ＨＡＬＴ状態にして、必要な内部情報を読出したら次
のステップに進むことが出来るので、プログラムの流れ
に沿ったデバッグが簡単にできるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は第１
図の動作を説明するフロー図、第３図は本発明の第２の
実施例のブロック図、第４図は従来のデバッグ方式を説
明するフロー図である。 １．１ａ・・・プログラムカウンタ、２・・・命令ＲＡ
Ｍ、３，３ａ・・・命令デコーダ、４・・・データ出力
ラッチ制御信号、５・・・内部バス、６．７・・・レジ
スタ、８・・・情報出力信号、９・・・情報読出しクロ
・ツク、１０・・・情報読出し開始信号、１１・・・Ｓ
ＲＦ／Ｆ、１２・・・プログラムカウンター制御信号、
１３・・・Ｆ／ＦのＱ出力信号、２１〜２３，４１．４
２・・・処理ステップ、３０・・・デバッグモード信号
、３１・・・プログラムメモリ、３２・・・テスト命令
メモリ、３３・・・割込ベクトル制御回路。
図の動作を説明するフロー図、第３図は本発明の第２の
実施例のブロック図、第４図は従来のデバッグ方式を説
明するフロー図である。 １．１ａ・・・プログラムカウンタ、２・・・命令ＲＡ
Ｍ、３，３ａ・・・命令デコーダ、４・・・データ出力
ラッチ制御信号、５・・・内部バス、６．７・・・レジ
スタ、８・・・情報出力信号、９・・・情報読出しクロ
・ツク、１０・・・情報読出し開始信号、１１・・・Ｓ
ＲＦ／Ｆ、１２・・・プログラムカウンター制御信号、
１３・・・Ｆ／ＦのＱ出力信号、２１〜２３，４１．４
２・・・処理ステップ、３０・・・デバッグモード信号
、３１・・・プログラムメモリ、３２・・・テスト命令
メモリ、３３・・・割込ベクトル制御回路。
Claims (1)
- 【特許請求の範囲】 １、信号処理プロセッサから外部に出力するデータを内
部バスからラッチするレジスタと、このレジスタの値を
外部から与えられるデータ取出信号により取込むシフト
レジスタと、前記レジスタにデータをラッチする信号に
よりセットされ前記データ取出信号によりリセットされ
るフリップフロップと、このフリップフロップの値に基
づき停止状態をデコードする命令デコーダと、この命令
デコーダからの制御信号により制御されるプログラムカ
ウンタと、このプログラムカウンタからのアドレスに応
じて記憶したプログラムを前記命令デコーダに出力する
プログラムメモリとを備えることを特徴とする信号処理
プロセッサのデバッグ回路。 ２、プログラムメモリが、デバッグ用テストプラグラム
を格納したものである請求項１記載の信号処理プロセッ
サのデバッグ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001884A JPH03204737A (ja) | 1990-01-08 | 1990-01-08 | 信号処理プロセッサのデバッグ回路 |
| US08/097,311 US5361348A (en) | 1990-01-08 | 1993-07-23 | Debug circuit of a signal processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001884A JPH03204737A (ja) | 1990-01-08 | 1990-01-08 | 信号処理プロセッサのデバッグ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03204737A true JPH03204737A (ja) | 1991-09-06 |
Family
ID=11513995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001884A Pending JPH03204737A (ja) | 1990-01-08 | 1990-01-08 | 信号処理プロセッサのデバッグ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5361348A (ja) |
| JP (1) | JPH03204737A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3088129B2 (ja) * | 1991-05-29 | 2000-09-18 | 日本電気株式会社 | マイクロプロセッサ |
| FR2696561B1 (fr) * | 1992-10-02 | 1994-12-23 | Sgs Thomson Microelectronics | Micro-calculateur pouvant fonctionner en mode d'émulation avec des périphériques internes et externes. |
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| US5533192A (en) * | 1994-04-21 | 1996-07-02 | Apple Computer, Inc. | Computer program debugging system and method |
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| US5659679A (en) * | 1995-05-30 | 1997-08-19 | Intel Corporation | Method and apparatus for providing breakpoints on taken jumps and for providing software profiling in a computer system |
| US5826058A (en) * | 1995-06-02 | 1998-10-20 | Motorola, Inc. | Method and apparatus for providing an external indication of internal cycles in a data processing system |
| US5621886A (en) * | 1995-06-19 | 1997-04-15 | Intel Corporation | Method and apparatus for providing efficient software debugging |
| US5740413A (en) * | 1995-06-19 | 1998-04-14 | Intel Corporation | Method and apparatus for providing address breakpoints, branch breakpoints, and single stepping |
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| US5704034A (en) * | 1995-08-30 | 1997-12-30 | Motorola, Inc. | Method and circuit for initializing a data processing system |
| US5826105A (en) * | 1996-06-10 | 1998-10-20 | Standard Microsystems Corporation | System for using an external CPU to access multifunction controller's control registers via configuration registers thereof after disabling the embedded microprocessor |
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| JP4335999B2 (ja) * | 1999-05-20 | 2009-09-30 | 株式会社ルネサステクノロジ | プロセッサ内蔵半導体集積回路装置 |
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| US5047926A (en) * | 1989-03-15 | 1991-09-10 | Acer Incorporated | Development and debug tool for microcomputers |
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-
1990
- 1990-01-08 JP JP2001884A patent/JPH03204737A/ja active Pending
-
1993
- 1993-07-23 US US08/097,311 patent/US5361348A/en not_active Expired - Lifetime
Patent Citations (5)
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Also Published As
| Publication number | Publication date |
|---|---|
| US5361348A (en) | 1994-11-01 |
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