JPH0565910B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は、データフロー処理装置において処理
対象となるデータ値を貯えておくデータメモリの
書きこみアドレスを発生するメモリ書込み回路に
関するものである。

従来、データフロー処理装置におけるデータメ
モリへの書きこみ回路では、入力データの到着と
共にアドレスを発生し、メモリへの書きこみを行
い、データメモリへ送られたデータとアドレスは
データメモリへ送られたまま戻つてこないので、
データメモリへの書きこみがいつ実行されたかが
わからず、次の処理の起動データ発生個数制御が
データメモリへの書きこみと無関係に行なわれて
いた。

従つて起動データの発生個数がデータフロー処
理装置の処理能力を越えてしまうとデータのオー
バーフローが生じ、処理の続行が不可能であつ
た。

本発明の目的は、データメモリへの書きこみデ
ータをフイードバツクし、次の処理の起動データ
として用いることで、処理能力に応じた起動デー
タの発生ができ、データ量を一定量以下に保つこ
とを可能とし、オーバーフローを防ぎつつ処理の
効率的な実行が行えるメモリ書込み回路を提供す
ることにある。

本発明のメモリ書込み回路は、データを貯えて
おくデータメモリと、該データメモリに対し読み
出しアドレスを送出し、読み出されたデータを引
き取るメモリ読み出し回路と、該メモリ読み出し
回路から入力されたデータに対し、数値演算処理
を施し、出力データを生成するデータフロー演算
部と、該データフロー演算部からの起動データに
より、該データメモリに対し書き込みアドレスを
生成するメモリ書き込み回路と、これらをリング
状に結ぶパイプラインバスとから構成されるデー
タフロー処理装置におけるメモリ書き込み回路に
おいて、先頭アドレス、アドレス像分値、アドレ
ス発生個数、データの次の行き先等のパラメータ
を貯えておくパラメータメモリと、前記パラメー
タメモリへ入力データバスを介して前記パラメー
タを初期設定する手段と、前記パラメータメモリ
からの読み出し値に対し加算、比較、選択の演算
処理を施す演算部と、前記パラメータメモリの読
み出し値、前記演算処理結果及び入力データを用
い、前記パラメータメモリへ書きこみイネーブル
信号を発生し、パラメータメモリに貯えられてい
るアドレス値の更新を制御するとともに次段のパ
イプラインへの出力データ値、データフロー処理
装置における処理対象であるデータ値を貯えてお
くデータメモリへの書きこみアドレス値、書きこ
みイネーブル信号及び書きこみデータ値を生成
し、前記データメモリへの書きこみを行うと同時
に次段パイプラインへ、書きこみデータ値と同じ
ものを前記データメモリへの書きこみが生じる都
度、コピーして、次の処理の起動データとなる出
力データを発生する制御部とを有することを特徴
とする。

本発明によれば、データフロー処理装置の外部
でのデータ流量を一定量以下に抑えることが可能
となり、データのオーバーフローを防ぐことがで
きる。

次に図面を用いて本発明について詳細に説明す
る。

第１図は本発明の一実施例を示すブロツク図で
ある。図において、１はパラメータメモリ、２は
演算部、３は制御部、１１〜１６は信号である。
図に示したようにパラメータメモリ１は入力デー
タ１０の一部であるデータ識別番号をアドレスと
してアクセスされ、制御部３からの信号１１によ
り書きこみを制御され、入力データ１０の一部で
あるデータ値の書きこみあるいは出力データ１
２，１７の読み出しを行う。

演算部２はパラメータメモリ１からの読み出し
データ値に対し、加算、比較、選択などの処理を
施し、制御部３へ信号１５、パラメータメモリ１
へ信号１３外部メモリへの信号１６を出力する。

制御部３はパラメータメモリ１の読み出し書き
こみ制御、書きこみ値の選択を制御する信号１
１、次段のパイプラインへの出力データの一部１
４を生成する。

第２図は第１図の詳細なブロツク図である。

図において、１０１はレジスタ、１０２は比較
器、１０３はゲートアレイ、１０４〜１０７はマ
ルチプレクサ、１０８はパラメータメモリ、１０
９〜１１０は加算器、１１１は比較器、２０１〜
２０７，３０１〜３３２は信号である。

入力データ３０１は第１図における信号１０に
対応し、信号３３０，３３１，３１１，３１３は
第１図における信号１４に対応し、信号３２０は
第１図における信号１６に対応し、信号３２０〜
３２３は第１図における信号１２に対応し、信号
３２５，３２６は第１図における信号１３に対応
し、信号３１５〜３１９，３２７〜３２８は第１
図における信号１１に対応し、信号３１４は第１
図における信号１５に対応し、信号３１２，３２
４，３３２は第１図における信号１７に対応して
いる。

レジスタ１０１にはモジユール番号が貯えられ
ており、その読み出しデータ３０５と入力データ
３０１の一部である入力モジユール番号３０４の
値とが比較器１０２により比較され、それらの値
が一致したときに一致信号３０６を“１”とし、
一致しないときには“０”とする。モジユール番
号が一致したとき、即ち信号３０６が“１”のと
きには入力データ３０１は本発明の内部にとりこ
まれ、外部のメモリへの出力データ３０３が生成
されると同時に、次のパイプラインへの出力デー
タ３０２となるが、“０”のときには、次のパイ
プラインへの出力データ３０２のみが出力され
る。

ゲートアレイ１０３は信号３０６，３０７，３
１０，３１４，３２４を入力し、信号３１１，３
１５，３１６，３１７，３１８，３２９を出力す
る。この出力信号はマルチプレクサの切替え、メ
モリの読み出し書き込みの制御、出力データ３０
２の一部などに用いられる。

マルチプレクサ１０４は信号３２９が“１”の
とき信号３０８を入力として選択し、“０”のと
き信号３１２を入力として選択して信号３３０と
して出力する。

マルチプレクサ１０５は信号３２９が“１”の
とき信号３０４を入力として選択し、“０”のと
き信号３３２を入力として選択して信号３３１と
して出力する。

マルチプレクサ１０６は信号３１８が“１”の
とき信号３２６を入力として選択し、“０”のと
き信号３０９を入力として選択し、信号３２８と
して出力する。

マルチプレクサ１０７は信号３１８が“１”の
とき信号３２５を入力として選択し、“０”のと
き値“０”を入力として選択し、信号３２７とし
て出力する。

パラメータメモリ１０８は入力データ３０１の
一部であるデータ識別番号３０８をアドレスとし
てアクセスされ、２０１〜２０７の各フイールド
に分れている。フイールド２０１には出力先のモ
ジユール番号が貯えられており、本発明の回路で
処理された出力データ３０２の行く先のモジユー
ルを示している。フイールド２０２には生成すべ
きメモリのアドレス値が貯えられており、最初に
初期値３０９がマルチプレクサ１０６を介して信
号３２８となり、セツトされる。その後、入力デ
ータ３０１が有効である度毎に更新され、更新値
３２６の値がマルチプレクサ１０６を介して書き
こまれる。フイールド２０３の読み出しデータは
メモリへの出力データ３０３の一部のフイールド
３２０を形成する。

フイールド３０８にはアドレスの増分値が貯え
られており、最初に初期値３０９がセツトされた
後、保持され、読み出された値３２１は加算器１
０９により信号３２０と加算され、信号３２６と
なり、フイールド２０３の更新する。

フイールド２０５にはアドレスを発生した個数
が貯えられており、入力データ３０１が有効であ
る度毎に加算器１１０により“１”を加えられ、
信号３２５となり、マルチプレクサ１０７を介し
て信号３２７となり更新される。

フイールド２０５の読み出しデータ値３２２は
フイールド２０６の読み出しデータ値３２３の値
と比較器１１１により比較され、一致した場合に
は信号３１４を“１”とし、一致しない場合には
“０”とする。一致信号３１４の値は最初にマル
チプレクサ１０７を介して“０”がセツトされ、
一度一致すると、その後“１”の状態を保持す
る。

フイールド２０６にはアドレスを発生するべき
個数が最初に信号３０９によりセツトされ、その
後この値が保持される。フイールド２０６からの
読み出しデータ値３２３は比較器１１１により信
号３２２の値と比較され、アドレスの発生終了を
検出するのに用いられる。

フイールド２０７にはアドレスの発生が終了し
たかどうかの状態を保持されており、最初に
“０”が信号３１９によりセツトされ、終了条件
を満たした後は“１”となる。

フイールド２０７の読み出しデータ値３２４が
“０”のときはアドレスの発生が行われている最
中であることを示し、“１”のときはアドレスの
発生が所定個数に達し終了したことを示す。アド
レスの発生が終了した状態では入力データ３０１
が有効であつても、無視され、アドレスの発生は
行わず、入力データ３０１は消滅する。

加算器１０９は等差数列的な連続アドレスの発
生を行うもので、信号３２０と信号３２１とを加
算し、信号３２６を出力する。

加算器１１０はアドレスの発生個数を数えるた
めに用いられ、信号３２２に“１”を加えて信号
３２５を出力する。

比較器１１１はアドレスの発生の終了を検出す
るために、最初にセツトされた発生すべき個数３
２３と、すでに発生した個数３２２とを比較し、
一致したら信号３１４を“１”とする。

入力データ３０１は入力モジユール番号３０
４、テンプレートセツトフラグ３０７、無効フラ
グ３１０、入力データ識別番号３０８、入力デー
タ値３０９のフイールドにより構成される。

入力モジユール番号３０４の値はレジスタ１０
１の値と比較器１０２により比較され、一致した
場合はパラメータメモリ１０８のモジユール番号
フイールド２０１の値を読み出した値３３２をマ
ルチプレクサ１０５を介して信号３３１として次
のパイプラインに出力し、一致しない場合には信
号３０４をそのまま信号３３１として通過させ
る。

テンプレートセツトフラグ３０７は最初にパラ
メータメモリ１０８に初期値をセツトするときに
“１”をたて、それ以降は“０”とする。テンプ
レートセツトフラグ信号３０７が“１”のときは
入力データ値３０９の値としてパラメータ値を与
え、パラメータメモリ１０８に書きこむ。

フイールド３１０は無効フラグであり、その値
が“１”のときは入力データ３０１は意味のない
データとして消滅し、“０”のときは有効データ
となる。

フイールド３０８は入力データ識別番号であ
り、パラメータメモリ１０８のアドレスとして用
いられる。パラメータメモリ１０８は、この識別
番号値３０８毎に管理されるので、複数の相異な
るアドレスが並行して発生できる。

フイールド３０９は入力データ値を示してお
り、メモリへの書きこみデータとして用いられる
ほか、パラメータメモリ１０８への初期セツトデ
ータとしても用いられる。

次段のパイプラインへの出力信号３０２は出力
モジユール番号３３１、出力テンプレートセツト
フラグ３０７、出力無効フラグ３１１、出力デー
タ識別番号３３０、出力データ値３０９の各フイ
ールドから構成される。

メモリへの書きこみデータ３０３は書きこみデ
ータ値３０９、書きこみイネーブル信号３１３、
書きこみアドレス３２０の各フイールドからな
り、３１３信号が“１”のとき、信号３２０をア
ドレス値信号３０９をデータ値としてメモリへ書
きこみが行われる。

第３図は第２図におけるゲートアレイ１０３の
入出力論理関係を示す真理値を示す図であり、信
号３０６，３０７，３１０，３１４，３２４を入
力とし、信号３１１，３１５，３１６，３１７，
３１８，３２９を出力としている。入力信号名の
下に書いてあるのは横一行がゲートアレイ１０３
のタームに相当し、“０”はローレベル入力、
“１”はハイレベル入力、空欄のところは入力が
ローレベルでもハイレベルでもどちらでもよいこ
とを示している。各タームで示される条件の論理
和を満たしたときに出力がハイレベルとなる。

以上説明したように、本発明は、メモリへの書
きこみデータによりメモリの読み出しアドレスの
発生を起動することが可能なように書きこみデー
タを次のパイプライン段に出力するという特徴を
有し、データフロー処理装置の処理能力に応じて
データの流量を一定に保つことを可能とし、デー
タフロー処理装置外部でのデータ量を制御し、外
部データ流のオーバーフローを未然に防ぐ効果を
もつ。

第４図は本発明のメモリ書きこみ回路をデータ
フロー処理装置に適用したシステムの一例を示す
図である。

図において、４０１はメモリ、４０２はメモリ
読出し回路、４０３はデータフロー処理装置、４
０４は本発明のメモリ書きこみ回路、４１１〜４
１６は信号である。４０２〜４０４はパイプライ
ン的に処理され、メモリ４０１は読出し回路４０
２、書込み回路４０４の両方から同時にアクセス
できる２ポートメモリとなつている。４１３〜４
１５の信号線からなるループによりデータ処理が
行われる。メモリ読出し回路４０２はメモリ４０
１へアドレス４１２を出力し、読み出されたデー
タ値４１１を入力し、信号線４１３に出力する。
最初の起動数はデータフロー処理装置４０３の処
理能力に見合つたデータ数で与えられるが、次の
起動はメモリは書込み回路４０４からの出力デー
タ４１５により起動される。データフロー処理装
置４０３は入力データ４１３に対し演算処理を施
し、出力データ４１４となる。出力データ４１４
はメモリ書きこみ回路４０４により信号線４１６
を介してメモリ４０１に書きこまれる。このとき
入力データ４１３の数に見合つただけのデータが
特別な識別番号を持つてメモリ書きこみ回路４０
４内部でコピーされ、メモリ読み出し回路４０２
に信号線４１５を介して出力され、次のデータの
起動に用いられる。メモリ書きこみ回路内部にあ
らかじめセツトされた数だけの書きこみが生じる
と、それ以降のデータはコピーされず、メモリ４
０１への書きこみのみが生じる。ここで、オバー
フローを防ぐための方法とその動作について具体
例に挙げて詳しく説明する。

簡単のために、以下では、１入力１出力の演算
の例で説明するが、一般にｎ入力、ｍ出力の演算
であつても、ｎ個の入力が対応するｎ個の出力を
擬似的に作つてやれば、１入力１出力の場合と同
様に制御することが可能である。

１入力１出力演算というのは、入力データ１個
に対して出力データ１個の割合である場合をい
う。この場合、入力データとは第４図におけるデ
ータフロー処理部４０３に対して入力されるデー
タ４１３のことであり、出力データとはデータフ
ロー処理部４０３から出力されるデータ４１４の
ことである。即ち入力データはメモリ読み出し回
路４０２から読み出され、データフロー処理部４
０３へ入力されるデータであり、出力データはデ
ータフロー処理部４０３からメモリ書き込み回路
４０４に出力されるデータのことである。

１入力１出力演算では、入力データ個数と出力
データの個数との比が１：１となり、入力データ
の個数と出力データの個数とが等しくなる。即ち
メモリ読み出し回路４０２から読み出されるデー
タ４１３の個数とメモリ書き込み回路４０４に書
きこまれるデータ４１４の個数とは等しい。

このような１入力１出力演算の場合、データフ
ロー処理部４０３の内部でオーバーフローが生じ
ないための条件としては、入力データ４１３の入
力速度が出力データ４１４の出力速度よりも常に
小さいかまたは等しいことである。そのため具体
的な方法として、出力データ４１４が１個出力さ
れてから、それと同期して入力データ４１３が１
個入力されるようにフイードバツクをかけて制御
する方法がある。この制御信号としてデータ４１
５がある。データ４１５はメモリ書き込み回路４
０４に出力データ４１４が出力されると、その値
がメモリ４０１に信号線４１６を介して書きこま
れると同時に、同じ値がコピーされ、信号線４１
５に出力される。メモリ読み出し回路４０２は信
号線４１５からデータが入力されると、メモリ４
０１をアクセスするため信号線４１２を介してア
ドレス値を送り、メモリ４０１から読み出された
データを信号線４１１を介して受け取り、更に信
号線４１３を介してデータフロー処理部４０３に
読み取りデータを送る。データフロー処理部４０
３は入力データ４１３を入力すると、それに対し
て予め定められた処理を施し、出力データ４１４
を出力する。

以上のような制御を行うことにより、データフ
ロー処理部４０３におけるデータのオーバーフロ
ーは未然に防ぐことができる。

これらの制御を実現するための手段として、メ
モリ書きこみ回路４０４の内部には、入力データ
４１４をコピーして、２つの出力データ４１６，
４１５を生成するメカニズムが必要であり、メモ
リ読み出し回路４０２の内部には、入力データ４
１５が入力されると出力データ４１２を生成し、
メモリ４０１から読み出しを行い、メモリ４０１
からデータ４１１が読み出されると、データ４１
３を出力するメカニズムが必要である。

メモリ書き込み回路、メモリ読み出し回路の内
部には、メモリ４０１のアドレスを生成するため
のアドレス発生回路と、アドレスを発生する個数
を貯えておくレジスタがあり、所定の個数のアド
レスが発生し終わると、終了フラグ２０７を
“１”にセツトする機能が備わつている。これら
の具体的な回路構成については、既に実施例に示
して説明してある通りである。

以上から明らかなように、第４図における４０
４は第１図、第２図に相当する本発明のメモリ書
き込み回路である。メモリ読み出し回路４０２内
部における読み出しアドレスの連続発生を、処理
結果の書き込みとは無関係に行つた場合、データ
フロー処理装置４０３内部でデータのオーバーフ
ローを起こしてしまうことがある。これを防ぐた
め、オバーフローしない範囲でパイプラインを満
たすのに十分な個数のメモリ読み出しアドレスは
連続的に発生するが、それ以降はメモリ書き込み
回路４０４内部で入力データがコピーされ、メモ
リ４０１を経てメモリ読出し回路にデータが戻つ
てくる毎に次の読出しアドレスを生成するように
制御する。本発明によれば、このような制御が可
能となり、データフロー処理装置４０３の内部の
パイプラインに流れるデータを空にもせず、オー
バーフローも起こらないようにすることが可能で
あり、実効的な処理速度を高めることができる。

【図面の簡単な説明】

第１図は本発明のメモリ書込回路のシステムブ
ロツク図、第２図は第１図の詳細なブロツク図、
第３図は第２図におけるゲートアレイ１０３の入
出力論理値を示す図である。第４図は本発明のメ
モリ書込回路をデータフロー処理装置に適用した
システムの一例を示すブロツク図である。 図において、１はパラメータメモリ、２は演算
部、３は制御部、１０１はレジスタ、１０２は比
較器、１０３はゲートアレイ、１０４〜１０７は
マルチプレクサ、１０８はパラメータメモリ、１
０９〜１１０は加算器、１１１は比較器、４０１
はメモリ、４０２はメモリ読み出し回路、４０３
はデータフロー処理部、４０４はメモリ書きこみ
回路である。

Claims (1)

【特許請求の範囲】
1. １ データを貯えておくデータメモリと、該デー
   タメモリに対し読み出しアドレスを送出し、読み
   出されたデータを引き取るメモリ読み出し回路
   と、該メモリ読み出し回路から入力されたデータ
   に対し、数値演算処理を施し、出力データを生成
   するデータフロー演算部と、該データフロー演算
   部からの起動データにより、該データメモリに対
   し書き込みアドレスを生成するメモリ書き込み回
   路と、これらをリング状に結ぶパイプラインバス
   とから構成されるデータフロー処理装置における
   メモリ書き込み回路において、先頭アドレス、ア
   ドレス増分値、アドレス発生個数、データの次の
   行き先等のパラメータを貯えておくパラメータメ
   モリと、前記パラメータメモリへ入力データバス
   を介して前記パラメータを初期設定する手段と、
   前記パラメータメモリからの読み出し値に対し加
   算、比較、選択の演算処理を施す演算部と、前記
   パラメータメモリの読み出し値、前記演算処理結
   果及び入力データを用い、前記パラメータメモリ
   へ書きこみイネーブル信号を発生し、パラメータ
   メモリに貯えられているアドレス値の更新を制御
   するとともに次段のパイプラインへの出力データ
   値、データフロー処理装置における処理対象であ
   るデータ値を貯えておくデータメモリへの書きこ
   みアドレス値、書きこみイネーブル信号及び書き
   こみデータ値を生成し、前記データメモリへの書
   きこみを行うと同時に次段パイプラインへ、書き
   こみデータ値と同じものを前記データメモリへの
   書きこみが生じる都度、コピーして、次の処理の
   起動データとなる出力データを発生する制御部と
   を有することを特徴とするメモリ書込み回路。