JPH0353712A - 入力バッファ回路 - Google Patents
入力バッファ回路Info
- Publication number
- JPH0353712A JPH0353712A JP1189415A JP18941589A JPH0353712A JP H0353712 A JPH0353712 A JP H0353712A JP 1189415 A JP1189415 A JP 1189415A JP 18941589 A JP18941589 A JP 18941589A JP H0353712 A JPH0353712 A JP H0353712A
- Authority
- JP
- Japan
- Prior art keywords
- channel
- power supply
- circuit
- supply voltage
- voltage
- Prior art date
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- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 13
- 230000003247 decreasing effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 5
Landscapes
- Manipulation Of Pulses (AREA)
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力バッファ回路に関する。
従来第３図に示すようなＣＭＯＳインバータによって横
成される入力バッファ回路において、入力判定レベルは
電源電圧に応じて変動し、この入力判定レベルは入力バ
ッファ回路の回路構成によって決まる。
成される入力バッファ回路において、入力判定レベルは
電源電圧に応じて変動し、この入力判定レベルは入力バ
ッファ回路の回路構成によって決まる。
このため使用電源電圧に対して一定の入力レベル範囲で
用いられていた。
用いられていた。
上述した従来の入力バッファ回路は、回路構成が固定で
あり、電源電圧の変動に比例して動作可能な入力判定レ
ベルが変化するので、電源電圧の高い領域になると、外
部からの高論理入力レベルと入力バッファの入力判定レ
ベルとの差が小さくなり、高論理入力の判定が困難にな
る．一方電源電圧の低い領域では、外部からの低論理入
力レベルと入力バッファ回路の入力判定レベルの差が小
さくなり、低論理入力の判定が困難になるという欠点が
あった。
あり、電源電圧の変動に比例して動作可能な入力判定レ
ベルが変化するので、電源電圧の高い領域になると、外
部からの高論理入力レベルと入力バッファの入力判定レ
ベルとの差が小さくなり、高論理入力の判定が困難にな
る．一方電源電圧の低い領域では、外部からの低論理入
力レベルと入力バッファ回路の入力判定レベルの差が小
さくなり、低論理入力の判定が困難になるという欠点が
あった。
本発明の入力バッファ回路は、ＣＭＯＳインバータによ
って構成された入力バッファ回路の電源電圧側のＰチャ
ンネルトランジスタには同じくＰチャンネルトランジス
タのゲートが基準電位側のＮチャンネルトランジスタに
は同じくＮチャンネルトランジスタのゲートがそれぞれ
並列に接続されており、これらの並列状態を切り換える
ための制御回路と、この制御回路を制御するための電源
電圧検出回路とを有している。
って構成された入力バッファ回路の電源電圧側のＰチャ
ンネルトランジスタには同じくＰチャンネルトランジス
タのゲートが基準電位側のＮチャンネルトランジスタに
は同じくＮチャンネルトランジスタのゲートがそれぞれ
並列に接続されており、これらの並列状態を切り換える
ための制御回路と、この制御回路を制御するための電源
電圧検出回路とを有している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の入力バッファ回路の回
路図である． Ｐチャンネルトランジスタ１及びＮチャンネルトランジ
スタ２はＣＭＯＳインバータ回路．このＣＭＯＳインバ
ータ回路にＰチャンネルトランジスタ３及びＮチャンネ
ルトランジスタ４のゲートとインバータ出力点が並列に
接続されており、それぞれＰチャンネルトランジスタ５
及びＮチャンネルトランジスタ６によって導通、非導通
の状態を制御している。
路図である． Ｐチャンネルトランジスタ１及びＮチャンネルトランジ
スタ２はＣＭＯＳインバータ回路．このＣＭＯＳインバ
ータ回路にＰチャンネルトランジスタ３及びＮチャンネ
ルトランジスタ４のゲートとインバータ出力点が並列に
接続されており、それぞれＰチャンネルトランジスタ５
及びＮチャンネルトランジスタ６によって導通、非導通
の状態を制御している。
点線枠１７は電源電圧検出回路でこの回路の出力信号１
４が前途のトランジスタ５．６のゲートに入力されてお
り、Ｐチャンネルトランジスタ３及びＮチャンネルトラ
ンジスタ４の導通，非導通を決めている。
４が前途のトランジスタ５．６のゲートに入力されてお
り、Ｐチャンネルトランジスタ３及びＮチャンネルトラ
ンジスタ４の導通，非導通を決めている。
Ｐチャンネルトランジスタ８及びＮチャンネルトランジ
スタＱ１〜Ｑ．は定電圧供給回路を構成しており、この
定電圧供給回路の出力ｔ圧１５をＶｓｔ，Ｎチャンネル
トランジスタＱｔ〜Ｑｎのしきい値電圧をＶＴＮ，電源
電圧１２の電位を■ｃｃとすると、Ｖ ＴＮＸ ｎ ＜
Ｖ ｃｃではＶ ５７＝ Ｖ ＣＣとなり、Ｖ ＴＮ
Ｘ ｎ≧ＶＣＣの時Ｖ ｇ７ ＝ Ｖ ＴＮ Ｘ １
１となる。
スタＱ１〜Ｑ．は定電圧供給回路を構成しており、この
定電圧供給回路の出力ｔ圧１５をＶｓｔ，Ｎチャンネル
トランジスタＱｔ〜Ｑｎのしきい値電圧をＶＴＮ，電源
電圧１２の電位を■ｃｃとすると、Ｖ ＴＮＸ ｎ ＜
Ｖ ｃｃではＶ ５７＝ Ｖ ＣＣとなり、Ｖ ＴＮ
Ｘ ｎ≧ＶＣＣの時Ｖ ｇ７ ＝ Ｖ ＴＮ Ｘ １
１となる。
Ｐチャンネルトランジスタ９，１０及びＮチャンネルト
ランジスタ１１は、電圧検出凹路を構成しており、この
電圧検出回路の出力（電源電圧検出回路７の出力信号１
４）１４をｖ．．ｐチャンネルトランジスタ９のしきい
値電圧をＶＴＰとすると、Ｖ ｃｃ Ｖ ＳＴ＞ Ｖ
ｔｐの時Ｖ，は基〔（１重位となり、ＶＣＣ ＶＳ
Ｔ＜ＶＴＰの時Ｖａ一■ｃｃとなる。
ランジスタ１１は、電圧検出凹路を構成しており、この
電圧検出回路の出力（電源電圧検出回路７の出力信号１
４）１４をｖ．．ｐチャンネルトランジスタ９のしきい
値電圧をＶＴＰとすると、Ｖ ｃｃ Ｖ ＳＴ＞ Ｖ
ｔｐの時Ｖ，は基〔（１重位となり、ＶＣＣ ＶＳ
Ｔ＜ＶＴＰの時Ｖａ一■ｃｃとなる。
ＶＣＣが任意の電圧より高い領域（ Ｖ ｃｃ＞ Ｖ
ｔｐ−ｔ−Ｖｓｔ）では■１−Ｖｃｃとなり、ＣＭＯＳ
インバー夕の並列状態を＃御しているＰチャンネルトラ
ンジスタ５はＯＦＦ，Ｎチャンネルトランジスタ６はＯ
Ｎするので、ＣＭＯＳインバータの出力１６より基準電
位側の導通時の抵抗が小さくなり、論理判定レベルは低
くなる。
ｔｐ−ｔ−Ｖｓｔ）では■１−Ｖｃｃとなり、ＣＭＯＳ
インバー夕の並列状態を＃御しているＰチャンネルトラ
ンジスタ５はＯＦＦ，Ｎチャンネルトランジスタ６はＯ
Ｎするので、ＣＭＯＳインバータの出力１６より基準電
位側の導通時の抵抗が小さくなり、論理判定レベルは低
くなる。
一方Ｖｃｃが任意の電圧より低い領域（ＶｃｃｌＶｔｐ
＋Ｖｓｒ）ではＶ，は基準電位に落ちるのでＰチャンネ
ルトランジスタ５はＯＮ，Ｎチャンネルトランジスタ６
はＯＦＦするので、出力１６より電源電圧側の導通時の
抵抗が小さくなるので論理判定レベルは高くなる。
＋Ｖｓｒ）ではＶ，は基準電位に落ちるのでＰチャンネ
ルトランジスタ５はＯＮ，Ｎチャンネルトランジスタ６
はＯＦＦするので、出力１６より電源電圧側の導通時の
抵抗が小さくなるので論理判定レベルは高くなる。
第２図は本発明の第２の実施例の入力バッファ回路図で
ある． 点線枠７は実施例１で記載ｌ一た電源電圧検出回路、信
号１４はその出力信号、信号１５は同様に実施例１中で
記載した定電圧供給回路の出力信号である。
ある． 点線枠７は実施例１で記載ｌ一た電源電圧検出回路、信
号１４はその出力信号、信号１５は同様に実施例１中で
記載した定電圧供給回路の出力信号である。
電源電圧検出回路の出力１４は電源電位側のＰチャンネ
ルトランジスタの並列状態のみを制御し、電源電圧の低
い領域での論理判定レベルを引き上げている。
ルトランジスタの並列状態のみを制御し、電源電圧の低
い領域での論理判定レベルを引き上げている。
定電圧供給回路の出力信号１５をＣ Ｍ Ｏ Ｓインバ
ータのＰチャンネルトランジスタ１に供給する電位線と
することによって、ＣＭＯＳインハータに任意の電圧よ
り高い電圧を与えないことで高い電源電圧となっても、
論理判定レベルは一定のままであるという利点がある。
ータのＰチャンネルトランジスタ１に供給する電位線と
することによって、ＣＭＯＳインハータに任意の電圧よ
り高い電圧を与えないことで高い電源電圧となっても、
論理判定レベルは一定のままであるという利点がある。
以上説明したように本発明は、電源電圧の高い領域では
ＣＭＯＳインバータからなる入力ハッファ回路の出力端
子より基準電位側の抵抗を小さくして論理判定レベルを
引き下げ、電源電圧の低い領域では出力端子より電源電
圧側の抵抗を小さくして、論理判定レベルを引き上げる
ことにより、電源電圧が変動した際に入力判定レベルを
変化させることができ、動作可能な電源電圧の範囲を広
げる効果がある。
ＣＭＯＳインバータからなる入力ハッファ回路の出力端
子より基準電位側の抵抗を小さくして論理判定レベルを
引き下げ、電源電圧の低い領域では出力端子より電源電
圧側の抵抗を小さくして、論理判定レベルを引き上げる
ことにより、電源電圧が変動した際に入力判定レベルを
変化させることができ、動作可能な電源電圧の範囲を広
げる効果がある。
第１図は本発明の第１の実施例の回路図、第２図は本発
明の第２の実施例の回路図、第３図は従来の入力バッフ
ァ回路の一例の回路図である。 １，３，５．８〜１０・・・Ｐチャンネルトランジスタ
、２，４，６，１ １，Ｑ１〜Ｑｎ−Ｎチャンネルトラ
ンジスタ、７・・・電源電圧検出回路、１２・・・電源
電位、１３・・・基準電位、１４・・・電源電圧検出回
路出力信号、１５・・・定電圧供給回路出力信号、１６
・・・出力端子、１７・・・入力端子、ｃｅ・・・入力
制御信号。
明の第２の実施例の回路図、第３図は従来の入力バッフ
ァ回路の一例の回路図である。 １，３，５．８〜１０・・・Ｐチャンネルトランジスタ
、２，４，６，１ １，Ｑ１〜Ｑｎ−Ｎチャンネルトラ
ンジスタ、７・・・電源電圧検出回路、１２・・・電源
電位、１３・・・基準電位、１４・・・電源電圧検出回
路出力信号、１５・・・定電圧供給回路出力信号、１６
・・・出力端子、１７・・・入力端子、ｃｅ・・・入力
制御信号。
Claims (1)
- ＣＭＯＳインバータを有する入力バッファ回路において
、前記ＣＭＯＳインバータは各々の導電型トランジスタ
と同極性の導電型トランジスタのゲート入力端と中点を
それぞれ並列に接続されており、さらにこの並列状態を
切り換えるための制御回路と、電源電圧検出回路とを有
し、前記制御回路が上記電源電圧検出回路の出力信号に
より制御されることを特徴とする入力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189415A JPH0353712A (ja) | 1989-07-21 | 1989-07-21 | 入力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189415A JPH0353712A (ja) | 1989-07-21 | 1989-07-21 | 入力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0353712A true JPH0353712A (ja) | 1991-03-07 |
Family
ID=16240886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1189415A Pending JPH0353712A (ja) | 1989-07-21 | 1989-07-21 | 入力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0353712A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224734A (ja) * | 1992-12-01 | 1994-08-12 | Nec Corp | 入力回路 |
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
| KR100673899B1 (ko) * | 2005-03-02 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
-
1989
- 1989-07-21 JP JP1189415A patent/JPH0353712A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06224734A (ja) * | 1992-12-01 | 1994-08-12 | Nec Corp | 入力回路 |
| JPH07235869A (ja) * | 1993-12-18 | 1995-09-05 | Samsung Electron Co Ltd | 入力バッファ |
| KR100673899B1 (ko) * | 2005-03-02 | 2007-01-25 | 주식회사 하이닉스반도체 | 반도체 소자의 데이터 입력 버퍼 |
| US7432743B2 (en) | 2005-03-02 | 2008-10-07 | Hynix Semiconductor Inc. | Data input butter for use in a semiconductor device |
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