JPH0353810B2 - - Google Patents
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- JPH0353810B2 JPH0353810B2 JP60231916A JP23191685A JPH0353810B2 JP H0353810 B2 JPH0353810 B2 JP H0353810B2 JP 60231916 A JP60231916 A JP 60231916A JP 23191685 A JP23191685 A JP 23191685A JP H0353810 B2 JPH0353810 B2 JP H0353810B2
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- JP
- Japan
- Prior art keywords
- inverter circuit
- channel mos
- mos transistor
- gate
- electrode
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、トランスフアーゲートとインバー
タ回路と該インバータ回路の帰還回路でラツチを
構成する半導体集積回路に関するものである。
タ回路と該インバータ回路の帰還回路でラツチを
構成する半導体集積回路に関するものである。
第３図は従来のラツチを構成する半導体集積回
路の一例を示す回路図であり、図において１は
CMOSのトランスフアーゲート、２，３はイン
バータ回路、４はCMOSのトランスフアーゲー
ト、５は入力端子である。以下、CMOSのトラ
ンスフアーゲート１，４を構成するＮチヤネル
MOSトランジスタ、ＰチヤネルMOSトランジス
タをそれぞれN1，P1，N4，P4とする。
路の一例を示す回路図であり、図において１は
CMOSのトランスフアーゲート、２，３はイン
バータ回路、４はCMOSのトランスフアーゲー
ト、５は入力端子である。以下、CMOSのトラ
ンスフアーゲート１，４を構成するＮチヤネル
MOSトランジスタ、ＰチヤネルMOSトランジス
タをそれぞれN1，P1，N4，P4とする。
N1のゲート電極とP4のゲート電極に制御信号
φが印加され、P1のゲート電極とN4のゲート電
極に制御信号φの逆相が印加される。
φが印加され、P1のゲート電極とN4のゲート電
極に制御信号φの逆相が印加される。
次に動作について説明する。
入力端子５に与えられた信号は、制御信号のφ
が“１”、が“０”になると、N1とP1がオンと
なり、N4とP4がオフとなるため、インバータ回
路２の入力ゲートに伝達される。インバータ回路
２の入力ゲートに印加された信号はインバータ回
路２で反転されてインバータ回路３の入力ゲート
に伝達され、インバータ回路３で再び反転されて
出力される。したがつて、インバータ回路３の出
力には、インバータ回路２の入力ゲートに印加さ
れた信号と同相のものが現われる。
が“１”、が“０”になると、N1とP1がオンと
なり、N4とP4がオフとなるため、インバータ回
路２の入力ゲートに伝達される。インバータ回路
２の入力ゲートに印加された信号はインバータ回
路２で反転されてインバータ回路３の入力ゲート
に伝達され、インバータ回路３で再び反転されて
出力される。したがつて、インバータ回路３の出
力には、インバータ回路２の入力ゲートに印加さ
れた信号と同相のものが現われる。
制御信号のφが“０”、が“１”になると、
N1とP1がオフとなり、入力端子５とインバータ
回路２の入力ゲートが電気的に絶縁され、N4と
P4がオンとなり、インバータ回路３の出力がイ
ンバータ回路２の入力ゲートに印加される。
N1とP1がオフとなり、入力端子５とインバータ
回路２の入力ゲートが電気的に絶縁され、N4と
P4がオンとなり、インバータ回路３の出力がイ
ンバータ回路２の入力ゲートに印加される。
第４図は従来のラツチを構成する半導体集積回
路の他の例を示す回路図であり、図において１，
２，３，５は第３図の同一符号と同一または相当
する部分を示す。
路の他の例を示す回路図であり、図において１，
２，３，５は第３図の同一符号と同一または相当
する部分を示す。
この回路は第３図に示す例からCMOSのトラ
ンスフアーゲート４を除き、インバータ回路３の
導通抵抗値を大きくしたものである。
ンスフアーゲート４を除き、インバータ回路３の
導通抵抗値を大きくしたものである。
この回路においては、制御信号のφが“１”
が“０“になると、入力端子５に与えられた信号
が、トランスフアーゲート１を通つて、インバー
タ回路３の出力とぶつかり合うことがあるが、大
きく設定したインバータ回路３の導通抵抗と、
N1，P1及び入力端子５をドライブする素子の抵
抗の差により、インバータ回路２の入力ゲートに
与えられる信号は、入力端子５に与えられた信号
と同じものとなる。
が“０“になると、入力端子５に与えられた信号
が、トランスフアーゲート１を通つて、インバー
タ回路３の出力とぶつかり合うことがあるが、大
きく設定したインバータ回路３の導通抵抗と、
N1，P1及び入力端子５をドライブする素子の抵
抗の差により、インバータ回路２の入力ゲートに
与えられる信号は、入力端子５に与えられた信号
と同じものとなる。
従来の第３図に示す構成のものでは、制御信号
と逆相信号の２つの信号を必要とし、また、２組
のCMOSのトランスフアーゲートを備えている
ので、大規模ロジツクのLS1化において、高密度
化の妨げになるという問題があつた。
と逆相信号の２つの信号を必要とし、また、２組
のCMOSのトランスフアーゲートを備えている
ので、大規模ロジツクのLS1化において、高密度
化の妨げになるという問題があつた。
第４図に示す横成のものは、トランスフアーゲ
ートが一組少ないが、一方のインバータ回路の導
通抵抗値を大きくしなければならず、そのために
チヤネル長を長くしなければならず、特にＮチヤ
ネル側はＰチヤネル側より単位面積当りの導通抵
抗が小さいため、長いチヤネル長Ｌが必要とな
り、パターン形成が高密度化の妨げとなる。
ートが一組少ないが、一方のインバータ回路の導
通抵抗値を大きくしなければならず、そのために
チヤネル長を長くしなければならず、特にＮチヤ
ネル側はＰチヤネル側より単位面積当りの導通抵
抗が小さいため、長いチヤネル長Ｌが必要とな
り、パターン形成が高密度化の妨げとなる。
この発明は、上記のような問題を解消するため
になされたもので、大規模ロジツクの高密度LS1
化の妨げとならないものを得ることを目的とす
る。
になされたもので、大規模ロジツクの高密度LS1
化の妨げとならないものを得ることを目的とす
る。
この発明に係る半導体集積回路は、入力端子と
インバータ回路の入力ゲート間に制御信号がゲー
ト電極に加わるＮチヤネルMOSトランジスタを
直列に接続し、電源端子と上記インバータ回路の
入力ゲート間に該インバータ回路の出力がゲート
電極に加わる導通抵抗の大きいＰチヤネルMOS
トランジスタを直列に接続し、インバータ回路の
入力ゲートに接続されたＮ拡散面積をＰ拡散面積
より大きくしたものである。
インバータ回路の入力ゲート間に制御信号がゲー
ト電極に加わるＮチヤネルMOSトランジスタを
直列に接続し、電源端子と上記インバータ回路の
入力ゲート間に該インバータ回路の出力がゲート
電極に加わる導通抵抗の大きいＰチヤネルMOS
トランジスタを直列に接続し、インバータ回路の
入力ゲートに接続されたＮ拡散面積をＰ拡散面積
より大きくしたものである。
この発明におけるＮチヤネルMOSトランジス
タとＰチヤネルMOSトランジスタは、インバー
タ回路の入力ゲートに接続された電極を構成する
Ｎ拡散面積をＰ拡散面積より大きくしたため、イ
ンバータ回路の入力ゲートがフローテイング状態
になつたとき、該入力ゲートが“０”レベルに保
持される。
タとＰチヤネルMOSトランジスタは、インバー
タ回路の入力ゲートに接続された電極を構成する
Ｎ拡散面積をＰ拡散面積より大きくしたため、イ
ンバータ回路の入力ゲートがフローテイング状態
になつたとき、該入力ゲートが“０”レベルに保
持される。
第１図はこの発明の一実施例を示す回路図であ
り、図において５は第３図の同一符号と同様に入
力端子を示し、１１はＮチヤネルMOSトランジ
スタのトランスフアーゲート（以下N11という）
１２はインバータ回路、１３は導通抵抗の大きい
ＰチヤネルMOSトランジスタ（以下P13という）
である。
り、図において５は第３図の同一符号と同様に入
力端子を示し、１１はＮチヤネルMOSトランジ
スタのトランスフアーゲート（以下N11という）
１２はインバータ回路、１３は導通抵抗の大きい
ＰチヤネルMOSトランジスタ（以下P13という）
である。
N11のゲート電極に制御信号φが印加され、
P13のゲート電極にインバータ回路１２の出力が
印加される。
P13のゲート電極にインバータ回路１２の出力が
印加される。
また、インバータ回路１２の入力ゲートに接続
されているＮ拡散（N11の電極を構成する拡散）
からの単位面積当りのリーク電流をIN、Ｐ拡散
（P13の電極を構成する拡散）からの単位面積当り
のリーク電流をIP、Ｎ拡散の面積をSN、Ｐ拡散の
面積をSPとすると、SN×IN＞SP×IPとなるように
拡散面積が設定されている。
されているＮ拡散（N11の電極を構成する拡散）
からの単位面積当りのリーク電流をIN、Ｐ拡散
（P13の電極を構成する拡散）からの単位面積当り
のリーク電流をIP、Ｎ拡散の面積をSN、Ｐ拡散の
面積をSPとすると、SN×IN＞SP×IPとなるように
拡散面積が設定されている。
次に動作について説明する。
入力端子５から“１”の信号を伝達するとき、
インバータ回路１２の入力ゲートに“０”信号が
保持されているとすると、インバータ回路１２の
出力は“１”であり、P13オフになつているため、
N11がオンになると、インバータ回路１２の入力
ゲートにVcc−Vthのレベルが伝達される。但し
Vccは電源電圧、Vthは閾値電圧である。この電圧
Vcc−Vthがインバータ回路１２では“１”の信号
入力になる。その結果、インバータ回路１２の出
力は“０”となり、P13がオンとなり、インバー
タ回路１２の入力ゲートがVccレベルに充電され、
N11がオフとなつた後も“１”の信号に保持され
ることになる。
インバータ回路１２の入力ゲートに“０”信号が
保持されているとすると、インバータ回路１２の
出力は“１”であり、P13オフになつているため、
N11がオンになると、インバータ回路１２の入力
ゲートにVcc−Vthのレベルが伝達される。但し
Vccは電源電圧、Vthは閾値電圧である。この電圧
Vcc−Vthがインバータ回路１２では“１”の信号
入力になる。その結果、インバータ回路１２の出
力は“０”となり、P13がオンとなり、インバー
タ回路１２の入力ゲートがVccレベルに充電され、
N11がオフとなつた後も“１”の信号に保持され
ることになる。
次に、入力端子５に“０”の信号が与えられ、
N11がオンになると、P13がオンになつているた
め、P13、N11、入力端子５のドライバーに電流
が流れ、P13の導通抵抗と、N11と入力端子５の
ドライバーの導通抵抗の比によつてインバータ回
路１２の入力ゲートの電圧レベルが決まる。この
とき、P13の導通抵抗が大きく設定されているの
で、インバータ回路１２の入力ゲートは“０”レ
ベルと判定され、インバータ回路１２の出力が
“１”となる。その結果、P13はオフとなり、イン
バータ回路１２の入力ゲートは完全な“０”レベ
ルとなる。その後N11がオフとなるとインバータ
回路１２の入力ゲートがフローテイング状態にな
るが、N11とP13の、インバータ回路１２の入力
ゲートに接続された電極からのジヤンクシヨンリ
ーク電流によつてレベルが決定される。N11の電
極からのリーク電流は接地（GND）に向かつて
流れ、P13の電極からのリーク電流は電源端子よ
り流れこむ。したがつて、N11の電極からのリー
ク電流がP13の電極からのリーク電流より大きく
設定されているので、インバータ回路１２の入力
ゲートが“０”レベルに保持される。
N11がオンになると、P13がオンになつているた
め、P13、N11、入力端子５のドライバーに電流
が流れ、P13の導通抵抗と、N11と入力端子５の
ドライバーの導通抵抗の比によつてインバータ回
路１２の入力ゲートの電圧レベルが決まる。この
とき、P13の導通抵抗が大きく設定されているの
で、インバータ回路１２の入力ゲートは“０”レ
ベルと判定され、インバータ回路１２の出力が
“１”となる。その結果、P13はオフとなり、イン
バータ回路１２の入力ゲートは完全な“０”レベ
ルとなる。その後N11がオフとなるとインバータ
回路１２の入力ゲートがフローテイング状態にな
るが、N11とP13の、インバータ回路１２の入力
ゲートに接続された電極からのジヤンクシヨンリ
ーク電流によつてレベルが決定される。N11の電
極からのリーク電流は接地（GND）に向かつて
流れ、P13の電極からのリーク電流は電源端子よ
り流れこむ。したがつて、N11の電極からのリー
ク電流がP13の電極からのリーク電流より大きく
設定されているので、インバータ回路１２の入力
ゲートが“０”レベルに保持される。
第２図ａ，ｂはこの出願に係る他の発明の実施
例を示す回路図であり、図において５，１１，１
２，１３は第１図の同一符号と同一または相当す
る部分を示し、１４は電源端子とインバータ回路
１２の入力ゲート間にP13と直列に接続された第
２のＰチヤネルMOSトランジスタ（以下P14とい
う）である。これに対しP13を第１のＰチヤネル
MOSトランジスタという。
例を示す回路図であり、図において５，１１，１
２，１３は第１図の同一符号と同一または相当す
る部分を示し、１４は電源端子とインバータ回路
１２の入力ゲート間にP13と直列に接続された第
２のＰチヤネルMOSトランジスタ（以下P14とい
う）である。これに対しP13を第１のＰチヤネル
MOSトランジスタという。
P14のゲート電極には制御信号φが印加される。
図ａと図ｂはP13とP14の順を入れ換えたものであ
り、動作、効果に変りがない。P14の挿入によつ
て、P13の導通抵抗を大きくする必要がなく、入
力端子５に“０”の信号が与えられ、N11がオン
になつたとき、P14がオフとなり、P13に電流が流
れず、インバータ回路１２の入力ゲートが“０”
レベルになる。
図ａと図ｂはP13とP14の順を入れ換えたものであ
り、動作、効果に変りがない。P14の挿入によつ
て、P13の導通抵抗を大きくする必要がなく、入
力端子５に“０”の信号が与えられ、N11がオン
になつたとき、P14がオフとなり、P13に電流が流
れず、インバータ回路１２の入力ゲートが“０”
レベルになる。
なお、P13またはP14のＷは、通常、最小のもの
に設定される。したがつて、N11のＷを最小のも
のの1.5乃至２倍に設定すれば、N11のＮ拡散面積
がP13およびP14のＰ拡散面積より大きくなる。
に設定される。したがつて、N11のＷを最小のも
のの1.5乃至２倍に設定すれば、N11のＮ拡散面積
がP13およびP14のＰ拡散面積より大きくなる。
以上のとおり、この発明によれば、従来のもの
に比べ、構成素子が少なくてすみ、かつ、逆相の
制御信号が不必要となり、大規模ロジツクの高密
度LS1化が容易になるという効果がある。
に比べ、構成素子が少なくてすみ、かつ、逆相の
制御信号が不必要となり、大規模ロジツクの高密
度LS1化が容易になるという効果がある。
第１図はこの発明の一実施例を示す回路図、第
２図ａ，ｂはこの出願に係る他の発明のそれぞれ
の実施例を示す回路図、第３図は従来のラツチを
構成する半導体集積回路の一例を示す回路図、第
４図は従来のラツチを構成する半導体集積回路の
他の例を示す回路図である。 図において５は入力端子、１１はＮチヤネル
MOSトランジスタ、１２はインバータ回路、１
３，１４はＰチヤネルMOSトランジスタである。
なお各図中同一符号は同一または相当する部分を
示す。
２図ａ，ｂはこの出願に係る他の発明のそれぞれ
の実施例を示す回路図、第３図は従来のラツチを
構成する半導体集積回路の一例を示す回路図、第
４図は従来のラツチを構成する半導体集積回路の
他の例を示す回路図である。 図において５は入力端子、１１はＮチヤネル
MOSトランジスタ、１２はインバータ回路、１
３，１４はＰチヤネルMOSトランジスタである。
なお各図中同一符号は同一または相当する部分を
示す。
Claims (1)
- 【特許請求の範囲】 １ トランスフアーゲートとインバータ回路と該
インバータ回路の帰還回路でラツチを構成する半
導体集積回路において、ＮチヤネルMOSトラン
ジスタの第１の電極を信号入力端子に接続し第２
の電極をインバータ回路の入力ゲートに接続し、
上記ＮチヤネルMOSトランジスタの導通抵抗よ
り大きい導通抵抗を有するＰチヤネルMOSトラ
ンジスタの第１の電極を電源に接続し第２の電極
を上記インバータ回路の上記入力ゲートに接続
し、上記ＮチヤネルMOSトランジスタのゲート
電極を制御信号に接続し、上記ＰチヤネルMOS
トランジスタのゲート電極を上記インバータ回路
の出力ゲートに接続してラツチを構成し、上記Ｎ
チヤネルMOSトランジスタの第２の電極が構成
する拡散面積をSN、単位面積当りのリーク電流
をINとし、上記ＰチヤネルMOSトランジスタの
第２の電極が構成する拡散面積をSP、単位面積当
りのリーク電流をIPとするときSN・IN＞SP・IPの
関係を保つよう上記ＰチヤネルMOSトランジス
タと上記ＮチヤネルMOSトランジスタを構成す
ることを特徴とする半導体集積回路。 ２ トランスフアーゲートとインバータ回路と該
インバータ回路の帰還回路でラツチを構成する半
導体集積回路において、信号入力端子とインバー
タ回路の入力ゲートとの間にＮチヤネルMOSト
ランジスタを接続し、第１のＰチヤネルMOSト
ランジスタと第２のＰチヤネルMOSトランジス
タとの直列接続回路を電源と上記インバータ回路
の上記入力ゲートとの間に接続し、上記Ｎチヤネ
ルMOSトランジスタのゲート電極と上記第２の
ＰチヤネルMOSトランジスタのゲート電極とを
制御信号に接続し、上記第１のＰチヤネルMOS
トランジスタのゲート電極を上記インバータ回路
の出力ゲートに接続してラツチを構成することを
特徴とする半導体集積回路。 ３ 特許請求の範囲第２項記載の半導体集積回路
において、インバータ回路の入力ゲートに接続さ
れたＮチヤネルMOSトランジスタの拡散面積を
SN′、単位面積当りのリーク電流をIN′とし、イン
バータ回路の入力ゲートに接続されたＰチヤネル
MOSトランジスタの拡散面積をSP′、単位面積当
りのリーク電流をIP′としたとき、SN′・IN′＞
SP′・IP′の関係を保つことを特徴とした半導体集
積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231916A JPS6290020A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60231916A JPS6290020A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6290020A JPS6290020A (ja) | 1987-04-24 |
| JPH0353810B2 true JPH0353810B2 (ja) | 1991-08-16 |
Family
ID=16931067
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60231916A Granted JPS6290020A (ja) | 1985-10-15 | 1985-10-15 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6290020A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3562725B2 (ja) * | 1993-12-24 | 2004-09-08 | 川崎マイクロエレクトロニクス株式会社 | 出力バッファ回路、および入出力バッファ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5926134B2 (ja) * | 1976-02-26 | 1984-06-25 | 日本電気株式会社 | ラツチ回路 |
-
1985
- 1985-10-15 JP JP60231916A patent/JPS6290020A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6290020A (ja) | 1987-04-24 |
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