JPH0145162Y2 - - Google Patents
Info
- Publication number
- JPH0145162Y2 JPH0145162Y2 JP1984078211U JP7821184U JPH0145162Y2 JP H0145162 Y2 JPH0145162 Y2 JP H0145162Y2 JP 1984078211 U JP1984078211 U JP 1984078211U JP 7821184 U JP7821184 U JP 7821184U JP H0145162 Y2 JPH0145162 Y2 JP H0145162Y2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- mos
- input
- conductance
- section
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Description
【考案の詳細な説明】
〔技術分野〕
本考案はラツチ回路、特に半導体集積回路に適
用しうるラツチ回路に関する。
用しうるラツチ回路に関する。
半導体集積回路におけるラツチ回路の一従来例
を第１図に示す。図において１，２は入力部
MOS FET、３，４は帰還部MOS FET、５，
６，７はインバータ、８は制御信号入力端子、
９，１０はそれぞれ入力端子、出力端子である。
さらに第１図のａないしｃの各部における信号波
形を第２図に示している。
を第１図に示す。図において１，２は入力部
MOS FET、３，４は帰還部MOS FET、５，
６，７はインバータ、８は制御信号入力端子、
９，１０はそれぞれ入力端子、出力端子である。
さらに第１図のａないしｃの各部における信号波
形を第２図に示している。
さて制御信号ａがハイレベルのときには入力部
MOS FET１及び２が導通しかつ帰還部MOS
FET３及び４が非導通となることにより、入力
信号ｂが出力へ抜けて出力信号ｃとなる。次に制
御信号ａがローレベルになるとMOS FET３及
び４が導通しかつMOS FET１及び２が非導通
となつて、制御信号ａがハイレベルのときにラツ
チした入力データｂが保持され出力信号ｃとな
る。すなわち制御信号ａが立ち下がるときには出
力信号ｃのレベルは一定値を保ち変化しなかつ
た。
MOS FET１及び２が導通しかつ帰還部MOS
FET３及び４が非導通となることにより、入力
信号ｂが出力へ抜けて出力信号ｃとなる。次に制
御信号ａがローレベルになるとMOS FET３及
び４が導通しかつMOS FET１及び２が非導通
となつて、制御信号ａがハイレベルのときにラツ
チした入力データｂが保持され出力信号ｃとな
る。すなわち制御信号ａが立ち下がるときには出
力信号ｃのレベルは一定値を保ち変化しなかつ
た。
しかし第２図に示すように制御信号ａが立ち下
がるときに入力信号ｂが変化すると誤動作を生じ
る場合があつた。すなわちハイレベルの入力信号
ｂがラツチされて本来ハイレベルを維持すべき出
力信号ｃが、第２図の破線のように入力信号ｂに
引かれてローレベルに立ち下がつてしまう。これ
は次のように説明される。入力信号のラツチにと
らわれるあまりに、従来入力部MOS FET１，
２のコンダクタンスを帰還部MOS FET３，４
のコンダクタンスより大きく設計することによつ
て、MOS FET３，４及びインバータ６から構
成される帰還部のインビーダンスを入力部のイン
ビーダンスより大きくしていた。その結果制御信
号ａが立ち下がつて（または立ち上がつて）入力
部と帰還部のMOS FET１，２及び３，４が同
時に導通する場合には、このラツチ回路の入力信
号ｂが出力へ抜けて出力信号ｃとなつてしまつた
からである。
がるときに入力信号ｂが変化すると誤動作を生じ
る場合があつた。すなわちハイレベルの入力信号
ｂがラツチされて本来ハイレベルを維持すべき出
力信号ｃが、第２図の破線のように入力信号ｂに
引かれてローレベルに立ち下がつてしまう。これ
は次のように説明される。入力信号のラツチにと
らわれるあまりに、従来入力部MOS FET１，
２のコンダクタンスを帰還部MOS FET３，４
のコンダクタンスより大きく設計することによつ
て、MOS FET３，４及びインバータ６から構
成される帰還部のインビーダンスを入力部のイン
ビーダンスより大きくしていた。その結果制御信
号ａが立ち下がつて（または立ち上がつて）入力
部と帰還部のMOS FET１，２及び３，４が同
時に導通する場合には、このラツチ回路の入力信
号ｂが出力へ抜けて出力信号ｃとなつてしまつた
からである。
本考案の目的は、入力部と帰還部の各MOS
FETが同時に導通しても入力信号が出力へ抜け
ないラツチ回路を提供することにある。
FETが同時に導通しても入力信号が出力へ抜け
ないラツチ回路を提供することにある。
本考案に係るラツチ回路は、入力部のMOS
FETのコンダクタンスを帰還部のMOS FETの
コンダクタンスより小さく設定したことを特徴と
する。
FETのコンダクタンスを帰還部のMOS FETの
コンダクタンスより小さく設定したことを特徴と
する。
〔実施例〕
次に本考案の実施例について説明する。実施例
は第１図に示した従来例と同じ構成を持つが、
MOS FET３，４の各コンダクタンスをそれぞ
れMOS FET１，２の各コンダクタンスより大
きくしている。なお第１図においてｄはインバー
タ５への入力信号を示す。
は第１図に示した従来例と同じ構成を持つが、
MOS FET３，４の各コンダクタンスをそれぞ
れMOS FET１，２の各コンダクタンスより大
きくしている。なお第１図においてｄはインバー
タ５への入力信号を示す。
さて第２図に示したように制御信号ａが立ち下
がつて入力部及び帰還部のMOS FETが同時に
導通するとともに入力信号ｂが変化する場合にお
ける回路の動作を説明する。まず入力信号ｂがハ
イレベルからローレベルへ立ち下がると、信号ｄ
はハイレベルからレベルを下げる。ところがあら
かじめMOS FET３，４のコンダクタンスが
MOS FET１，２のコンダクタンスより大きく
設定されているので信号ｄはローレベルにまでは
下がらない。そこでこのときの信号ｄのレベルを
d1としてインバータ５のしきい値電圧Ｖをレベル
d1より低く設定することにより、入力信号ｂが立
ち下がつてもインバータ５は反転せず、現在の状
態を維持することが可能となる。
がつて入力部及び帰還部のMOS FETが同時に
導通するとともに入力信号ｂが変化する場合にお
ける回路の動作を説明する。まず入力信号ｂがハ
イレベルからローレベルへ立ち下がると、信号ｄ
はハイレベルからレベルを下げる。ところがあら
かじめMOS FET３，４のコンダクタンスが
MOS FET１，２のコンダクタンスより大きく
設定されているので信号ｄはローレベルにまでは
下がらない。そこでこのときの信号ｄのレベルを
d1としてインバータ５のしきい値電圧Ｖをレベル
d1より低く設定することにより、入力信号ｂが立
ち下がつてもインバータ５は反転せず、現在の状
態を維持することが可能となる。
次に入力信号ｂがローレベルからハイレベルへ
立ち上がるときにおいても回路の動作は同様に説
明される。すなわち入力信号ｂに引かれて信号ｄ
もローレベルからレベルを上げるが、MOS
FET３，４のコンダクタンスがMOS FET１，
２のコンダクタンスより大きいので信号ｄはハイ
レベルにまでは上がらない。そこでこのときの信
号ｄのレベルをd2としてインバータ５のしきい値
電圧Ｖをレベルd2より高く設定することによつ
て、入力信号ｂが立ち上がつてもインバータ５は
反転せず、現在の状態を維持することができる。
立ち上がるときにおいても回路の動作は同様に説
明される。すなわち入力信号ｂに引かれて信号ｄ
もローレベルからレベルを上げるが、MOS
FET３，４のコンダクタンスがMOS FET１，
２のコンダクタンスより大きいので信号ｄはハイ
レベルにまでは上がらない。そこでこのときの信
号ｄのレベルをd2としてインバータ５のしきい値
電圧Ｖをレベルd2より高く設定することによつ
て、入力信号ｂが立ち上がつてもインバータ５は
反転せず、現在の状態を維持することができる。
従つて信号レベルd1，d2及びインバータ５のし
きい値電圧Ｖがd1〉Ｖ〉d2の関係を満たすように
MOS FET１，２，３，４の各コンダクタンス
を設定することにより、従来例に見られた第２図
Ｃの破線部のような誤動作の発生を防ぐことが可
能となる。
きい値電圧Ｖがd1〉Ｖ〉d2の関係を満たすように
MOS FET１，２，３，４の各コンダクタンス
を設定することにより、従来例に見られた第２図
Ｃの破線部のような誤動作の発生を防ぐことが可
能となる。
以上説明したように本考案によれば、入力部及
び帰還部の各MOS FETが同時に導通した場合
でも入力信号が出力へ抜けるという誤動作を防止
することができるので、特に半導体集積回路にお
いて有用である。
び帰還部の各MOS FETが同時に導通した場合
でも入力信号が出力へ抜けるという誤動作を防止
することができるので、特に半導体集積回路にお
いて有用である。
第１図はラツチ回路の回路図、第２図は第１図
に示した回路各部における信号のタイミング図で
ある。 １，２……入力部MOS FET、３，４……帰
還部MOS FET、５，６，７……インバータ、
ａ，……制御信号、ｂ……入力信号、ｃ……出
力信号。
に示した回路各部における信号のタイミング図で
ある。 １，２……入力部MOS FET、３，４……帰
還部MOS FET、５，６，７……インバータ、
ａ，……制御信号、ｂ……入力信号、ｃ……出
力信号。
Claims (1)
- 【実用新案登録請求の範囲】 第１のMOS FETと２つのインバータを直列
に接続し、該２つのインバータと並列に第２の
MOS FETを接続したラツチ回路において、 前記第１のMOS FETのコンダクタンスを前
記第２のMOS FETのコンダクタンスより小さ
く設定したことを特徴とするラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7821184U JPS60189136U (ja) | 1984-05-28 | 1984-05-28 | ラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7821184U JPS60189136U (ja) | 1984-05-28 | 1984-05-28 | ラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60189136U JPS60189136U (ja) | 1985-12-14 |
| JPH0145162Y2 true JPH0145162Y2 (ja) | 1989-12-27 |
Family
ID=30621986
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7821184U Granted JPS60189136U (ja) | 1984-05-28 | 1984-05-28 | ラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60189136U (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5879328A (ja) * | 1981-11-04 | 1983-05-13 | Mitsubishi Electric Corp | マスタ・スレ−ブ形ラツチ回路 |
-
1984
- 1984-05-28 JP JP7821184U patent/JPS60189136U/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60189136U (ja) | 1985-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3984703A (en) | CMOS Schmitt trigger | |
| US4760279A (en) | Noise cancelling circuit | |
| US4176289A (en) | Driving circuit for integrated circuit semiconductor memory | |
| US4794283A (en) | Edge sensitive level translating and rereferencing CMOS circuitry | |
| GB1589414A (en) | Fet driver circuits | |
| US4129794A (en) | Electrical integrated circuit chips | |
| JPS61283092A (ja) | リセツトあるいはセツト付記憶回路を有した半導体集積回路 | |
| EP0084844B1 (en) | Fet circuits | |
| US4594688A (en) | Power supply circuit for flip-flop memory | |
| JP2968826B2 (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| US4596939A (en) | Schmitt trigger input gate having delayed feedback for pulse width discrimination | |
| JPH0145162Y2 (ja) | ||
| US4406956A (en) | FET Circuit for converting TTL to FET logic levels | |
| US4837463A (en) | Three-state complementary field effect integrated circuit | |
| JPS5936427A (ja) | 出力回路 | |
| JPS63169118A (ja) | 雑音除去回路 | |
| JPS58103230A (ja) | スイツチング回路 | |
| JP2776643B2 (ja) | クロック駆動回路 | |
| JPS61214817A (ja) | Ｃｍｏｓ集積回路 | |
| JPH04239810A (ja) | 単相スタティックラッチ回路 | |
| JP2504079B2 (ja) | 電圧検出回路 | |
| JPH0411131B2 (ja) | ||
| JPH10322193A (ja) | 論理ゲート回路 | |
| JPH0353810B2 (ja) | ||
| JPH0411130B2 (ja) |