JPH0354468B2 - - Google Patents
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- Publication number
- JPH0354468B2 JPH0354468B2 JP57191454A JP19145482A JPH0354468B2 JP H0354468 B2 JPH0354468 B2 JP H0354468B2 JP 57191454 A JP57191454 A JP 57191454A JP 19145482 A JP19145482 A JP 19145482A JP H0354468 B2 JPH0354468 B2 JP H0354468B2
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- groove
- mask material
- element isolation
- impurity
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Element Separation (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わり、特
に半導体基板上の各素子間を分離する素子分離法
の改良に関する。
に半導体基板上の各素子間を分離する素子分離法
の改良に関する。
シリコン半導体基板によつて製造される半導体
装置、特にMOS型半導体装置においては、寄生
チヤネルによる絶縁不良を無くし、かつ寄生容量
を小さくするために、素子間の所謂フイールド領
域（素子分離領域）に厚い酸化膜を形成すること
が行なわれている。従来、酸化膜を用いる素子分
離法の１つとして、フイールド領域のシリコン基
板を一部エツチングして溝部を形成し、この溝部
にCVD技術を用いてフイールド酸化膜を埋め込
む方法がある。この素子分離法は、素子分離後の
基板表面が略平坦になり、しかも素子分離領域の
寸法が精度良く形成される溝の寸法で決定される
ため、高集積化された半導体装置を製造する上で
非常に有益的な技術である。
装置、特にMOS型半導体装置においては、寄生
チヤネルによる絶縁不良を無くし、かつ寄生容量
を小さくするために、素子間の所謂フイールド領
域（素子分離領域）に厚い酸化膜を形成すること
が行なわれている。従来、酸化膜を用いる素子分
離法の１つとして、フイールド領域のシリコン基
板を一部エツチングして溝部を形成し、この溝部
にCVD技術を用いてフイールド酸化膜を埋め込
む方法がある。この素子分離法は、素子分離後の
基板表面が略平坦になり、しかも素子分離領域の
寸法が精度良く形成される溝の寸法で決定される
ため、高集積化された半導体装置を製造する上で
非常に有益的な技術である。
従来の素子分離法を第１図ａ〜ｅを参照して簡
単に説明する。まず、第１図ａに示す如く比抵抗
５〜50〔Ωcm-1〕程度のＰ型（100）シリコン基板
１１を用意し、この基板１１の素子形成領域上に
マスク材１２を形成する。次いで、同図ｂに示す
如くマスク材１２をマスクとしてシリコン基板１
１を異方性エツチングし、例えば深さ0.6〔μｍ〕
程度の溝部１３を形成する。その後、同図ｃに示
す如くシリコン基板１１表面に基板１１と同導型
の不純物１４をイオン注入する。続いて、同図ｄ
に示す如く溝部１３に絶縁膜１５を埋め込み、そ
の表面を平坦化をする。さらに、同図ｅに示す如
くゲート酸化膜１６及びゲート電極１７を形成
し、これ以後は周知の方法で、例えばMOSトラ
ンジスタが作成されることになる。
単に説明する。まず、第１図ａに示す如く比抵抗
５〜50〔Ωcm-1〕程度のＰ型（100）シリコン基板
１１を用意し、この基板１１の素子形成領域上に
マスク材１２を形成する。次いで、同図ｂに示す
如くマスク材１２をマスクとしてシリコン基板１
１を異方性エツチングし、例えば深さ0.6〔μｍ〕
程度の溝部１３を形成する。その後、同図ｃに示
す如くシリコン基板１１表面に基板１１と同導型
の不純物１４をイオン注入する。続いて、同図ｄ
に示す如く溝部１３に絶縁膜１５を埋め込み、そ
の表面を平坦化をする。さらに、同図ｅに示す如
くゲート酸化膜１６及びゲート電極１７を形成
し、これ以後は周知の方法で、例えばMOSトラ
ンジスタが作成されることになる。
しかしながら、この種の従来方法にあつては次
のような問題があつた。すなわち、前記ゲート電
極１７に電圧を加えた場合、第１図ｅに示すコー
ナ部１８に電界集中が起こり、この部分の反転が
容易となり寄生チヤネルが発生し易くなる。つま
り、ゲート電圧の印加によりコーナー部１８に
は、MOSトランジスタの本来の閾値電圧より低
いゲート電圧で寄生チヤネルルが形成されてしま
う。この状態を示したのが第２図である。第２図
は試作したMOSトランジスタのサブ・スレシホ
ールド特性（logID−VG特性）を示したもので、
本来の特性（曲線Ｐ）に上記コーナー部１８にで
きる寄生トランジスタの特性（曲線Ｑ）が重畳さ
れるため、図中点線で示す如きキンクを持つた特
性が現われる。このように、上記コーナー部１８
にできる寄生トランジスタは、OFF状態でのリ
ーク電流の原因となり、素子特性を劣化させる大
きな要因となる。
のような問題があつた。すなわち、前記ゲート電
極１７に電圧を加えた場合、第１図ｅに示すコー
ナ部１８に電界集中が起こり、この部分の反転が
容易となり寄生チヤネルが発生し易くなる。つま
り、ゲート電圧の印加によりコーナー部１８に
は、MOSトランジスタの本来の閾値電圧より低
いゲート電圧で寄生チヤネルルが形成されてしま
う。この状態を示したのが第２図である。第２図
は試作したMOSトランジスタのサブ・スレシホ
ールド特性（logID−VG特性）を示したもので、
本来の特性（曲線Ｐ）に上記コーナー部１８にで
きる寄生トランジスタの特性（曲線Ｑ）が重畳さ
れるため、図中点線で示す如きキンクを持つた特
性が現われる。このように、上記コーナー部１８
にできる寄生トランジスタは、OFF状態でのリ
ーク電流の原因となり、素子特性を劣化させる大
きな要因となる。
本発明の目的は、寄生チヤネルの発生を防止す
ることができ、素子特性の向上をはかり得る半導
体装置の製造方法を提供することにある。
ることができ、素子特性の向上をはかり得る半導
体装置の製造方法を提供することにある。
本発明の骨子は、半導体基板の素子分離領域を
テーパエツチングして溝部を形成し、この溝部の
周辺部に基板と同導電型の不純物をイオン注入
し、前述したコーナ部におる寄生チヤネル発生を
防止することにある。
テーパエツチングして溝部を形成し、この溝部の
周辺部に基板と同導電型の不純物をイオン注入
し、前述したコーナ部におる寄生チヤネル発生を
防止することにある。
すなわち本発明は、素子分離領域に絶縁膜を埋
め込む素子分離法を利用して半導体装置を製造す
るに際し、半導体基板の素子形成領域上にマスク
材を形成したのち、ここのマスク材を用い上記半
導体基板の素子分離領域に基板と同導電型の不純
物をイオン注入し、次いで上記マスクを用い上記
素子分離領域を所望の角度でテーパエツチングし
て溝部を形成し、次いで上記マスク材を用い上記
溝部に再び基板と同導電型の不純物をイオン注入
し、次いで上記溝部に絶縁膜を埋め込み、しかる
のち上記素子形成領域上に所望の素子を形成する
ようにした方法である。
め込む素子分離法を利用して半導体装置を製造す
るに際し、半導体基板の素子形成領域上にマスク
材を形成したのち、ここのマスク材を用い上記半
導体基板の素子分離領域に基板と同導電型の不純
物をイオン注入し、次いで上記マスクを用い上記
素子分離領域を所望の角度でテーパエツチングし
て溝部を形成し、次いで上記マスク材を用い上記
溝部に再び基板と同導電型の不純物をイオン注入
し、次いで上記溝部に絶縁膜を埋め込み、しかる
のち上記素子形成領域上に所望の素子を形成する
ようにした方法である。
本発明によれば、素子形成領域のコーナ部にも
反転防止用の不純物をイオン注入することができ
るので、コーナ部における寄生チヤネル発生を確
実に防止することができる。このため、OFF状
態でのリーク電流等をなくし素子特性の大幅な向
上をはかり得る。
反転防止用の不純物をイオン注入することができ
るので、コーナ部における寄生チヤネル発生を確
実に防止することができる。このため、OFF状
態でのリーク電流等をなくし素子特性の大幅な向
上をはかり得る。
第３図ａ〜ｆは本実施例の一実施例に係わる
MOSトランジスタ製造工程を示す断面図である。
まず、第３図ａに示す如く比抵抗５〜50〔Ωcm-1〕
のＰ型（100）シリコン基板（半導体基板）３１
を用意し、この基板３１上に酸化膜を0.4〔μｍ〕
程度被着し、通常の写真飾刻工程を行う事によ
り、酸化膜を素子形成領域上のみに残置してマス
ク材３２を形成する。次いで、同図ｂに示す如く
上記マスク材３２をマスクとして用い、シリコン
基板３１の素子分離領域に基板３１と同導電型の
不純物３３、例えばＢをイオン注入する。このと
き、不純物３３はマスク材３２の下の素子形成領
域中にも周辺から一部まわり込む。その後、例え
ば熱処理を行うことにより、上記周辺からまわり
込む不純物３３のプロフアイルをコントロールす
ることができる。
MOSトランジスタ製造工程を示す断面図である。
まず、第３図ａに示す如く比抵抗５〜50〔Ωcm-1〕
のＰ型（100）シリコン基板（半導体基板）３１
を用意し、この基板３１上に酸化膜を0.4〔μｍ〕
程度被着し、通常の写真飾刻工程を行う事によ
り、酸化膜を素子形成領域上のみに残置してマス
ク材３２を形成する。次いで、同図ｂに示す如く
上記マスク材３２をマスクとして用い、シリコン
基板３１の素子分離領域に基板３１と同導電型の
不純物３３、例えばＢをイオン注入する。このと
き、不純物３３はマスク材３２の下の素子形成領
域中にも周辺から一部まわり込む。その後、例え
ば熱処理を行うことにより、上記周辺からまわり
込む不純物３３のプロフアイルをコントロールす
ることができる。
次に、第３図ｃに示す如く同じマスク材３２を
用い、シリコン基板３１を角度θで異方性エツチ
ングして溝部３４を形成する。代表的には、
KOHとイソプロピルアルコールとの混液による
エツチングを行なえば、θは54.7度となる。この
とき、エツチングした側面の基板中には前記不純
物３３が一部残置する。次いで、第３図ｄに示す
如く上記エツチングにより形成された溝部３４
に、同じマスク材３２を用い、基板と同導電型の
不純物３５をイオン注入する。その後、第３図ｅ
に示す如くマスク材３２を除去し、溝部３４に酸
化膜（素子分離用絶縁膜）３６を平坦に埋め込
む。なお、この素子分離用絶縁膜３６は基板３１
を選択的に熱酸して形成しても良いし、酸化膜の
リフトオフ加工及び酸化膜の平坦化技術等を用い
てCVDSiO2膜で埋め込んでも良い。次に周知の
方法を用い、第３図ｆに示す如くゲート酸化膜３
７及びゲート電極３８を形成する。さらに、ソー
ス・ドレイン拡散層（図示せず）を形成すること
によりMOSトランジスタが完成することになる。
用い、シリコン基板３１を角度θで異方性エツチ
ングして溝部３４を形成する。代表的には、
KOHとイソプロピルアルコールとの混液による
エツチングを行なえば、θは54.7度となる。この
とき、エツチングした側面の基板中には前記不純
物３３が一部残置する。次いで、第３図ｄに示す
如く上記エツチングにより形成された溝部３４
に、同じマスク材３２を用い、基板と同導電型の
不純物３５をイオン注入する。その後、第３図ｅ
に示す如くマスク材３２を除去し、溝部３４に酸
化膜（素子分離用絶縁膜）３６を平坦に埋め込
む。なお、この素子分離用絶縁膜３６は基板３１
を選択的に熱酸して形成しても良いし、酸化膜の
リフトオフ加工及び酸化膜の平坦化技術等を用い
てCVDSiO2膜で埋め込んでも良い。次に周知の
方法を用い、第３図ｆに示す如くゲート酸化膜３
７及びゲート電極３８を形成する。さらに、ソー
ス・ドレイン拡散層（図示せず）を形成すること
によりMOSトランジスタが完成することになる。
かくして本実施例によれば、側面３９での不純
物濃度は２回目にイオン注入された不純物濃度の
COSθ倍と予め残置した不純物３３との和にな
り、不純物のプロフアイルを制御する事により、
コーナ部４０及び側面３９に所望のプロフアイル
を持つた反転防止層を形成できる。したがつて、
寄生チヤネルの発生を防止することが可能とな
る。
物濃度は２回目にイオン注入された不純物濃度の
COSθ倍と予め残置した不純物３３との和にな
り、不純物のプロフアイルを制御する事により、
コーナ部４０及び側面３９に所望のプロフアイル
を持つた反転防止層を形成できる。したがつて、
寄生チヤネルの発生を防止することが可能とな
る。
なお、本発明は上述した実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。例えば、前記マ
スク材としてはシリコン酸化膜の他に、シリコン
窒化膜、アルミニウム膜、或いはこれらの材料の
多層膜を使用することが可能である。さらに、Ｎ
チヤネルMOSトランジスタに限らず各種の半導
体装置に適用できるのは、勿論のことである。
のではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。例えば、前記マ
スク材としてはシリコン酸化膜の他に、シリコン
窒化膜、アルミニウム膜、或いはこれらの材料の
多層膜を使用することが可能である。さらに、Ｎ
チヤネルMOSトランジスタに限らず各種の半導
体装置に適用できるのは、勿論のことである。
第１図ａ〜ｅは従来の素子分離法を説明するた
めの工程断面図、第２図は従来の方法により形成
されたMOSトランジスタlogID−VG特性を示す
図、第３図ａ〜ｆは本発明の一実施例に係わる
MOSトランジスタ製造工程を示す断面図である。 ３１……シリコン基板（半導体基板）、３２…
…マスク材（シリコン酸化膜）、３３，３５……
不純物（ボロン）、３４……溝部、３６……酸化
膜（素子分離用絶縁膜）、３７……ゲート酸化膜、
３８……ゲート電極、３９……側面、４０……コ
ーナ部。
めの工程断面図、第２図は従来の方法により形成
されたMOSトランジスタlogID−VG特性を示す
図、第３図ａ〜ｆは本発明の一実施例に係わる
MOSトランジスタ製造工程を示す断面図である。 ３１……シリコン基板（半導体基板）、３２…
…マスク材（シリコン酸化膜）、３３，３５……
不純物（ボロン）、３４……溝部、３６……酸化
膜（素子分離用絶縁膜）、３７……ゲート酸化膜、
３８……ゲート電極、３９……側面、４０……コ
ーナ部。
Claims (1)
- １ 半導体基板の素子形成領域上にマスク材を形
成する工程と、上記マスク材を用い上記半導体基
板の素子分離領域に該基板と同導電型の不純物を
イオン注入する工程と、次いで上記マスク材を用
い上記素子分離領域を所望の角度でテーパエツチ
ングして溝部を形成する工程と、次いで上記マス
ク材を用い上記溝部に前記基板と同導電型の不純
物をイオン注入する工程と、次いで上記溝部に絶
縁膜を埋め込む工程と、しかるのち前記素子形成
領域上に所望の素子を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191454A JPS5980941A (ja) | 1982-10-30 | 1982-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191454A JPS5980941A (ja) | 1982-10-30 | 1982-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980941A JPS5980941A (ja) | 1984-05-10 |
| JPH0354468B2 true JPH0354468B2 (ja) | 1991-08-20 |
Family
ID=16274897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57191454A Granted JPS5980941A (ja) | 1982-10-30 | 1982-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980941A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2589065B2 (ja) * | 1985-02-19 | 1997-03-12 | 三洋電機株式会社 | 半導体集積装置の製造方法 |
| JP2956635B2 (ja) * | 1997-02-04 | 1999-10-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
-
1982
- 1982-10-30 JP JP57191454A patent/JPS5980941A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5980941A (ja) | 1984-05-10 |
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