JPS5980941A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5980941A JPS5980941A JP57191454A JP19145482A JPS5980941A JP S5980941 A JPS5980941 A JP S5980941A JP 57191454 A JP57191454 A JP 57191454A JP 19145482 A JP19145482 A JP 19145482A JP S5980941 A JPS5980941 A JP S5980941A
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- JP
- Japan
- Prior art keywords
- impurity
- substrate
- mask material
- element isolation
- ions
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0125—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics
- H10W10/0126—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] comprising introducing electrical impurities in local oxidation regions, e.g. to alter LOCOS oxide growth characteristics introducing electrical active impurities in local oxidation regions to create channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
- H10W10/0124—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves the regions having non-rectangular shapes, e.g. rounded
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、半導体装置の製造方法に係わシ、特に半導体
基板上の各素子間を分離する素子分離法の改良に関する
。
基板上の各素子間を分離する素子分離法の改良に関する
。
シリコン半導体基板によって製造される半導体装置、特
にＭＯ８型半導体装置においては、寄生チャネルによる
絶縁不良を無くシ、かつ寄生容量を小さくするた−めに
、素子間の所請フィールド領域（素子分離領域）に厚い
酸化膜を形成することが行なわれている。従来、酸化ｆ
ｌＫｔ−用いる素子分離法の１つとして、フィールド領
域のシリコン基板を一部エッチングして溝部を形成し、
この溝部にＣＶＤ技術を用いてフィールドかも素子分離
領域の寸法が精度良く形成される溝の寸法で決定される
ため、高集積化された半導体装置を製造する上で非常に
有益的な技術である。
にＭＯ８型半導体装置においては、寄生チャネルによる
絶縁不良を無くシ、かつ寄生容量を小さくするた−めに
、素子間の所請フィールド領域（素子分離領域）に厚い
酸化膜を形成することが行なわれている。従来、酸化ｆ
ｌＫｔ−用いる素子分離法の１つとして、フィールド領
域のシリコン基板を一部エッチングして溝部を形成し、
この溝部にＣＶＤ技術を用いてフィールドかも素子分離
領域の寸法が精度良く形成される溝の寸法で決定される
ため、高集積化された半導体装置を製造する上で非常に
有益的な技術である。
従来の素子分離法を第１図（−）〜（＠） ｔ”参照し
て簡単に説明する。まず、第１図（、）に示す如く比抵
抗５〜５０ （Ｑｃｍ−’ ）程度ｏｐ型（１００）シ
リコン基板１１を用意し、この基板１１の素子形成領域
上にマスク材１２全形成する。次いで、同図（ｂ）に示
す如くマスク材１２をマスクとしてシリコン基板１１を
異方性エツチングし、例えば深さ０．６〔μｍ〕程度の
溝部１３を形成する。
て簡単に説明する。まず、第１図（、）に示す如く比抵
抗５〜５０ （Ｑｃｍ−’ ）程度ｏｐ型（１００）シ
リコン基板１１を用意し、この基板１１の素子形成領域
上にマスク材１２全形成する。次いで、同図（ｂ）に示
す如くマスク材１２をマスクとしてシリコン基板１１を
異方性エツチングし、例えば深さ０．６〔μｍ〕程度の
溝部１３を形成する。
その後、同図（ｃ）に示す如くシリコン基板１１表面に
基板１１と回廊型の不純物１４をイオン注入する。続い
て、同図（ｄ）に示す如く溝部１３に絶縁膜１５ｆ、埋
め込み、その表面を平坦化をする。さらに、同図（、）
に示す如くダート酸化膜１６及びダート電極１７を形成
し、これ以後は周知の方法で、例えばＭＯＳ トランジ
スタが作成されることになる。
基板１１と回廊型の不純物１４をイオン注入する。続い
て、同図（ｄ）に示す如く溝部１３に絶縁膜１５ｆ、埋
め込み、その表面を平坦化をする。さらに、同図（、）
に示す如くダート酸化膜１６及びダート電極１７を形成
し、これ以後は周知の方法で、例えばＭＯＳ トランジ
スタが作成されることになる。
しかしながら、この種の従来方法にあっては次のような
問題があった。すなわち、前記ダート電極１７に電圧を
加えた場合、第１図（＠）に示すコーナ部１８に電界集
中が起こシ、この部分の反転が容易となシ寄生チャネル
が発生し易くなる。つまＤ、ｌ’−）電圧の印加によシ
コーナ一部１８には、ＭＯＳ ）ランジスタの本来の闇
値電圧より低いダート電圧で寄生チャネルが形成されて
しまう。この状態を示したのが第２図である。第２図は
試作したＭＯＳ ）ランジスタのサブ・スレシホールド
特性（ｌｏｇ ＩＤ−Ｖ、 ％性）を示したもので、本
来の特性（曲線Ｐ）に上記コーナ一部１８にできる寄生
トランジスタの特性（曲線Ｑ）が重畳されるため、図中
点線で示す如きキンクを持った特性が現われる。このよ
うに、上記コーナ一部１８にできる寄生トランジスタは
、ＯＦＦ状態でのリーク電流の原因となり、素子特性を
劣化させる大きな要因となる。
問題があった。すなわち、前記ダート電極１７に電圧を
加えた場合、第１図（＠）に示すコーナ部１８に電界集
中が起こシ、この部分の反転が容易となシ寄生チャネル
が発生し易くなる。つまＤ、ｌ’−）電圧の印加によシ
コーナ一部１８には、ＭＯＳ ）ランジスタの本来の闇
値電圧より低いダート電圧で寄生チャネルが形成されて
しまう。この状態を示したのが第２図である。第２図は
試作したＭＯＳ ）ランジスタのサブ・スレシホールド
特性（ｌｏｇ ＩＤ−Ｖ、 ％性）を示したもので、本
来の特性（曲線Ｐ）に上記コーナ一部１８にできる寄生
トランジスタの特性（曲線Ｑ）が重畳されるため、図中
点線で示す如きキンクを持った特性が現われる。このよ
うに、上記コーナ一部１８にできる寄生トランジスタは
、ＯＦＦ状態でのリーク電流の原因となり、素子特性を
劣化させる大きな要因となる。
本発明の目的は、寄生チャネルの発生を防止することが
でき、素子特性の向上をはかシ得る半導体装置の製造方
法を提供することにある。
でき、素子特性の向上をはかシ得る半導体装置の製造方
法を提供することにある。
本発明の骨子は、半導体基板の素子分離領域ｆｆ−パエ
ッチングして溝部を形成し、この溝部の周辺部に基板と
同導電型の不純物をイオン注入し、前述したコーナ部に
おける寄生チャネル発生を防止することにある。
ッチングして溝部を形成し、この溝部の周辺部に基板と
同導電型の不純物をイオン注入し、前述したコーナ部に
おける寄生チャネル発生を防止することにある。
すなわち本発明は、素子分離領域に絶縁膜金塊め込む素
子分離法を利用して半導体装置全製造するに際し、半導
体基板の素子形成領域上にマスク材を形成したのち、こ
のマス６り材を用い上記半導体基板の素子分離領域に基
板と同導電型の不純物をイオン注入し、次いで上記マス
クを用い上記素子分離領域を所望の角度でチー・ヤエッ
チングして溝部を形成し、次いで上記マスク材を用い上
記溝部に再び基板と同導電型の不純物をイオン注入し、
次いで上記溝部に絶縁膜會埋め込み、しかるのち上記素
子形成領域上に所望の素子全形成するようにした方法で
ある。
子分離法を利用して半導体装置全製造するに際し、半導
体基板の素子形成領域上にマスク材を形成したのち、こ
のマス６り材を用い上記半導体基板の素子分離領域に基
板と同導電型の不純物をイオン注入し、次いで上記マス
クを用い上記素子分離領域を所望の角度でチー・ヤエッ
チングして溝部を形成し、次いで上記マスク材を用い上
記溝部に再び基板と同導電型の不純物をイオン注入し、
次いで上記溝部に絶縁膜會埋め込み、しかるのち上記素
子形成領域上に所望の素子全形成するようにした方法で
ある。
本発明によれば、素子形成領域のコーナ部にも反転防止
用の不純物をイオン注入することができるので、コーナ
部における寄生チャネル発生を確実に防止することがで
きる。このため、ＯＦＦ状態でのリーク電流等をなくし
素子特性の大幅な向上をはかり得る。
用の不純物をイオン注入することができるので、コーナ
部における寄生チャネル発生を確実に防止することがで
きる。このため、ＯＦＦ状態でのリーク電流等をなくし
素子特性の大幅な向上をはかり得る。
第３図（、）〜（ｆ）は本発明の一実施例に係わるＭＯ
Ｓ ）ランジスタ製造工程を示す断面図である。
Ｓ ）ランジスタ製造工程を示す断面図である。
まず、第３図（、）に示す如く比抵抗５〜５０〔Ωｃｍ
−’ ）のＰ型（１ｏｏ）シリコン基板（半導体基板）
３１を用意し、この基板３１上に酸化膜’ｅ０．４Ｃμ
ｍ〕程度被着し、通常の写真飾刻工程を行う事により、
酸化膜を素子形成領域上のみに残置してマスク材３２ｔ
−形成する。次いで、同図（ｂ）に示す如く上記マスク
材３２１ｃマスクとして用い、シリコン基板３１の素子
分離領域に基板３１と同導電型の不純物３３、例えばＢ
ｉイオン注入する。このとき、不純物３３はマスク材３
２の下の素子形成領域中にも周辺から一部まわり込む。
−’ ）のＰ型（１ｏｏ）シリコン基板（半導体基板）
３１を用意し、この基板３１上に酸化膜’ｅ０．４Ｃμ
ｍ〕程度被着し、通常の写真飾刻工程を行う事により、
酸化膜を素子形成領域上のみに残置してマスク材３２ｔ
−形成する。次いで、同図（ｂ）に示す如く上記マスク
材３２１ｃマスクとして用い、シリコン基板３１の素子
分離領域に基板３１と同導電型の不純物３３、例えばＢ
ｉイオン注入する。このとき、不純物３３はマスク材３
２の下の素子形成領域中にも周辺から一部まわり込む。
その後、例えば熱処理を行うことによシ、上記周辺から
まわり込む不純物３３のプロファイルをコントロールす
ることができる。
まわり込む不純物３３のプロファイルをコントロールす
ることができる。
次に、第３図（Ｃ）に示す如く同じマスク拐３２を用い
、シリコン基板３１を角度θで異方性エツチングして溝
部３４を形成する。代表的には、ＫＯＨとイソゾロビル
アルコールとの混液によるエツチングを行なえば、θは
５４．７度となる。このとき、エツチングした側面の基
板中には前記不純物３３が一部残置する。次いで、第３
図（ｄ）に示す如く上記エツチングによ多形成された溝
部３４に、同じマスク材３２を用い、基板と同導電型の
不純物３５をイオン注入する。その後、第３図（、）に
示す如くマスク材３２を除去し、溝部３４に酸化膜（素
子分離用絶縁膜）３６を平坦に埋め込む。なお、この素
子分離用絶縁膜３６Ｆ！、基板３１を選択的に熱酸して
形成しても良いし、酸化膜のりフトオフ加工及び酸化膜
の平坦化技術等を用いてＣＶＤ ８１０２膜で埋め込ん
でも良い。次に周知の方法を用い、第３図（ｆ）に示す
如＜？−）酸化膜３７及びダート電極３８を形成する。
、シリコン基板３１を角度θで異方性エツチングして溝
部３４を形成する。代表的には、ＫＯＨとイソゾロビル
アルコールとの混液によるエツチングを行なえば、θは
５４．７度となる。このとき、エツチングした側面の基
板中には前記不純物３３が一部残置する。次いで、第３
図（ｄ）に示す如く上記エツチングによ多形成された溝
部３４に、同じマスク材３２を用い、基板と同導電型の
不純物３５をイオン注入する。その後、第３図（、）に
示す如くマスク材３２を除去し、溝部３４に酸化膜（素
子分離用絶縁膜）３６を平坦に埋め込む。なお、この素
子分離用絶縁膜３６Ｆ！、基板３１を選択的に熱酸して
形成しても良いし、酸化膜のりフトオフ加工及び酸化膜
の平坦化技術等を用いてＣＶＤ ８１０２膜で埋め込ん
でも良い。次に周知の方法を用い、第３図（ｆ）に示す
如＜？−）酸化膜３７及びダート電極３８を形成する。
さらに、ソース・ドレイン拡散層（図示せず）ｔ−形成
することによ、９Ｍ０８）ランジスタが完成することに
なる。
することによ、９Ｍ０８）ランジスタが完成することに
なる。
かくして本実施例によれば、側面３９での不純物濃度は
２回目にイオン注入された不純物濃度のＣＯＳθ倍と予
め残置した不純物３３との和になシ、不純物のプロファ
イルを制御する事によシ、コーナ部４０及び側面３９に
所望のプロファイルを持った反転防止層を形成できる。
２回目にイオン注入された不純物濃度のＣＯＳθ倍と予
め残置した不純物３３との和になシ、不純物のプロファ
イルを制御する事によシ、コーナ部４０及び側面３９に
所望のプロファイルを持った反転防止層を形成できる。
したがって、寄生チャネルの発生を防止することが可能
となる。
となる。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記マスク材としてはシリコ
ン酸化膜の他に、シリコン窒化膜、アルミニウム膜、或
いはこれらの材料の多層膜を使用することが可能である
。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。例えば、前記マスク材としてはシリコ
ン酸化膜の他に、シリコン窒化膜、アルミニウム膜、或
いはこれらの材料の多層膜を使用することが可能である
。
さらに、ＮチャネルＭＯＳトランジスタに限らず各種の
半導体装置に適用できるのは、勿論のことである。
半導体装置に適用できるのは、勿論のことである。
第１図（、）〜（、）は従来の素子分離法を説明するた
めの工程断面図、第２図は従来の方法により形成された
ＭＯＳトランジスタＡ’ＯｇＩＤ−ｖＧ特性を示す図、
第３図（、）〜（ｆ）は本発明の一実施例に係わるＭＯ
Ｓ ）ランジスタ製造工程を示す断面図である。 ３ノ・・・シリコン基板（半導体基板）、３２・・・マ
スク材（シリコン酸化膜）、ｓｓ、ｓｓ・・・不純物（
？ロン）、３４・・・溝部、３６・・・酸化膜（素子分
離用絶縁膜）、３７・・・ｆ−）酸化膜、３８・・・ダ
ート電極、３９・・・側面、４０・・・コーナ部。 出願人代理人 弁理士 鈴 江 武 彦２
めの工程断面図、第２図は従来の方法により形成された
ＭＯＳトランジスタＡ’ＯｇＩＤ−ｖＧ特性を示す図、
第３図（、）〜（ｆ）は本発明の一実施例に係わるＭＯ
Ｓ ）ランジスタ製造工程を示す断面図である。 ３ノ・・・シリコン基板（半導体基板）、３２・・・マ
スク材（シリコン酸化膜）、ｓｓ、ｓｓ・・・不純物（
？ロン）、３４・・・溝部、３６・・・酸化膜（素子分
離用絶縁膜）、３７・・・ｆ−）酸化膜、３８・・・ダ
ート電極、３９・・・側面、４０・・・コーナ部。 出願人代理人 弁理士 鈴 江 武 彦２
Claims (1)
- 半導体基板の素子形成領域上にマスク材を形成する工程
と、上記マスク材を用い上記半導体基板の素子分離領域
に該基板と同導電型の不純物をイオン注入する工程ヲ、
次いで上記マスク材を用い上記素子分離領域を所望の角
度でチー／４’エツチングして溝部を形成する工程と、
次いで上記マスク材を用い上記溝部に前記基板と同導電
型の不純物全イオン注入する工程と、次いで上記溝部に
絶縁膜を埋め込む工程と、しかるのち前記素子形成領域
上に所望の素子を形成する工程とを具備したことを特徴
とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191454A JPS5980941A (ja) | 1982-10-30 | 1982-10-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57191454A JPS5980941A (ja) | 1982-10-30 | 1982-10-30 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5980941A true JPS5980941A (ja) | 1984-05-10 |
| JPH0354468B2 JPH0354468B2 (ja) | 1991-08-20 |
Family
ID=16274897
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57191454A Granted JPS5980941A (ja) | 1982-10-30 | 1982-10-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5980941A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189653A (ja) * | 1985-02-19 | 1986-08-23 | Sanyo Electric Co Ltd | 半導体集積装置の製造方法 |
| US6144047A (en) * | 1997-02-04 | 2000-11-07 | Nec Corporation | Semiconductor device having impurity concentrations for preventing a parasitic channel |
-
1982
- 1982-10-30 JP JP57191454A patent/JPS5980941A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61189653A (ja) * | 1985-02-19 | 1986-08-23 | Sanyo Electric Co Ltd | 半導体集積装置の製造方法 |
| US6144047A (en) * | 1997-02-04 | 2000-11-07 | Nec Corporation | Semiconductor device having impurity concentrations for preventing a parasitic channel |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0354468B2 (ja) | 1991-08-20 |
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