JPH0334655B2 - - Google Patents
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- JPH0334655B2 JPH0334655B2 JP56143798A JP14379881A JPH0334655B2 JP H0334655 B2 JPH0334655 B2 JP H0334655B2 JP 56143798 A JP56143798 A JP 56143798A JP 14379881 A JP14379881 A JP 14379881A JP H0334655 B2 JPH0334655 B2 JP H0334655B2
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
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- Drying Of Semiconductors (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法にかかわり、半
導体基板上の各素子間を電気的に絶縁分離するた
めに、素子間の領域に絶縁膜を埋め込む半導体装
置の製造方法に関するものである。
導体基板上の各素子間を電気的に絶縁分離するた
めに、素子間の領域に絶縁膜を埋め込む半導体装
置の製造方法に関するものである。
半導体としてシリコンを用いた半導体装置、特
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために素子間のいわゆるフイ−ルド領域に厚
い、酸化膜を形成する事が行われている。
にMOS型半導体装置においては寄生チヤネルに
よる絶縁不良をなくし、かつ寄生容量を小さくす
るために素子間のいわゆるフイ−ルド領域に厚
い、酸化膜を形成する事が行われている。
従来このような酸化膜を用いる素子間分離法と
して、フイ−ルド領域のシリコン基板を一部エツ
チングして凹部を形成し、ここにフイ−ルド酸化
膜を埋め込む方法として例えばBOX法がある。
BOX法に代表される基板をエツチングした後、
酸化膜を埋め込む素子間分離法は素子分離後、基
板表面がほぼ平坦になり、しかも分離領域の寸法
は一度のマスク合せで決められる。そのため高集
積化された集積回路を製作する上で非常に有効な
素子分離技術である。
して、フイ−ルド領域のシリコン基板を一部エツ
チングして凹部を形成し、ここにフイ−ルド酸化
膜を埋め込む方法として例えばBOX法がある。
BOX法に代表される基板をエツチングした後、
酸化膜を埋め込む素子間分離法は素子分離後、基
板表面がほぼ平坦になり、しかも分離領域の寸法
は一度のマスク合せで決められる。そのため高集
積化された集積回路を製作する上で非常に有効な
素子分離技術である。
BOX法を第１図を用いて簡単に説明する。
第１図ａに示すように、比抵抗５〜50Ωcm程度
のＰ（100）シリコン基板１を用意する。次に熱酸
化膜２を形成し、その上にマスク材となる第一の
膜、例えばAl膜３を堆積し、通常の写真食刻工
程によつてレジスト膜４で素子形成予定領域上を
覆いAl膜３および熱酸化膜２をパタ−ニングす
る。次にｂ図に示すようにAl膜３をマスクにし
てシリコン基板１をエツチングしフイ−ルド領域
に凹部をつくる。次に同じマスクを用いてフイ−
ルド領域の凹部底面にボロンをイオン注入５す
る。次にｃ図に示すようにフイ−ルド領域の溝を
酸化膜６で、ほぼ平坦になるまで埋め込む。酸化
膜の埋め込み方法としては、次に述べるような２
段階の埋め込み技術を用いる。即ち第一段階にお
いては、Al膜３を残したまま半導体表面全面に
例えばプラズマCVDSiO2膜を堆積する。次に例
えば、緩衝弗酸で、プラズマCVDSiO2膜を一部
エツチングすると、上記凹部側面に堆積したプラ
ズマCVDSiO2膜はエツチング速度が速いために
選択的に除去されてしまう。その後、Al膜を例
えばH2SO4とH2O2の混液で除去すると、Al膜上
のプラズマCVDSiO2膜もリフトオフされ、結局
フイ−ルドの凹部は周辺にのみ細いＶ字溝を残し
て上記プラズマSiO2膜で埋め込まれる。次に全
面にCVDSiO2膜を堆積し、CVDSiO2膜の表面を
レジスト膜で平坦化し、レジストとCVDSiO2膜
のエツチング速度が等しくなるようなエツチング
条件で、素子形成領域のシリコン基板が露出する
までエツチングすると、上記周辺の細いＶ字溝は
CVDSiO2膜で埋め込まれ、結果としてｃ図に示
すように、フイ−ルド領域の凹部はほぼ平坦に酸
化膜で埋め込まれる。その後は、素子形成領域に
所望の素子を形成する。例えばMOS型トランジ
スタを試作した場合をｄ図に示す。ｄ図において
はゲ−ト酸化膜７とゲ−ト電極材料であるpolSi
膜８を示している。図面とは垂直方向にそれぞれ
ソ−スとドレインになる拡散層がある（図面では
省略）ｄ図はMOSトランジスタのトランジスタ
幅Ｗ方向に切断した場合の断面図を示しており、
フイ−ルド酸化膜６の間隔がトランジスタ幅Ｗを
表わす事になる。しかしながら、このような従来
のBOX法による素子分離においてはフイ−ルド
に形成した凹部の側壁には反転を防止するための
ボロンのイオン注入が行われていない。そのた
め、上記側壁においては、寄生チヤネルが形成さ
れやすくなり、特にゲ−ト電極８によつて側面の
上部にはMOSトランジスタの閾値電圧より低い
ゲ−ト電圧で寄生チヤネルが形成されてしまう。
この様子を示したのが第２図である。第２図は試
作したトランジスタのサブ・スレシホ−ルド特性
（logID−VG特性）を示したもので、本来の特性
に上記溝部側面でできる寄生トランジスタの特性
が加算されるため、実線で示すようなキンクを
持つた特性が現われる。このように従来、上記凹
部側面にできる寄生トランジスタはOFF状態で
のリ−ク電流の原因となり素子特性を劣化させる
事になる。
のＰ（100）シリコン基板１を用意する。次に熱酸
化膜２を形成し、その上にマスク材となる第一の
膜、例えばAl膜３を堆積し、通常の写真食刻工
程によつてレジスト膜４で素子形成予定領域上を
覆いAl膜３および熱酸化膜２をパタ−ニングす
る。次にｂ図に示すようにAl膜３をマスクにし
てシリコン基板１をエツチングしフイ−ルド領域
に凹部をつくる。次に同じマスクを用いてフイ−
ルド領域の凹部底面にボロンをイオン注入５す
る。次にｃ図に示すようにフイ−ルド領域の溝を
酸化膜６で、ほぼ平坦になるまで埋め込む。酸化
膜の埋め込み方法としては、次に述べるような２
段階の埋め込み技術を用いる。即ち第一段階にお
いては、Al膜３を残したまま半導体表面全面に
例えばプラズマCVDSiO2膜を堆積する。次に例
えば、緩衝弗酸で、プラズマCVDSiO2膜を一部
エツチングすると、上記凹部側面に堆積したプラ
ズマCVDSiO2膜はエツチング速度が速いために
選択的に除去されてしまう。その後、Al膜を例
えばH2SO4とH2O2の混液で除去すると、Al膜上
のプラズマCVDSiO2膜もリフトオフされ、結局
フイ−ルドの凹部は周辺にのみ細いＶ字溝を残し
て上記プラズマSiO2膜で埋め込まれる。次に全
面にCVDSiO2膜を堆積し、CVDSiO2膜の表面を
レジスト膜で平坦化し、レジストとCVDSiO2膜
のエツチング速度が等しくなるようなエツチング
条件で、素子形成領域のシリコン基板が露出する
までエツチングすると、上記周辺の細いＶ字溝は
CVDSiO2膜で埋め込まれ、結果としてｃ図に示
すように、フイ−ルド領域の凹部はほぼ平坦に酸
化膜で埋め込まれる。その後は、素子形成領域に
所望の素子を形成する。例えばMOS型トランジ
スタを試作した場合をｄ図に示す。ｄ図において
はゲ−ト酸化膜７とゲ−ト電極材料であるpolSi
膜８を示している。図面とは垂直方向にそれぞれ
ソ−スとドレインになる拡散層がある（図面では
省略）ｄ図はMOSトランジスタのトランジスタ
幅Ｗ方向に切断した場合の断面図を示しており、
フイ−ルド酸化膜６の間隔がトランジスタ幅Ｗを
表わす事になる。しかしながら、このような従来
のBOX法による素子分離においてはフイ−ルド
に形成した凹部の側壁には反転を防止するための
ボロンのイオン注入が行われていない。そのた
め、上記側壁においては、寄生チヤネルが形成さ
れやすくなり、特にゲ−ト電極８によつて側面の
上部にはMOSトランジスタの閾値電圧より低い
ゲ−ト電圧で寄生チヤネルが形成されてしまう。
この様子を示したのが第２図である。第２図は試
作したトランジスタのサブ・スレシホ−ルド特性
（logID−VG特性）を示したもので、本来の特性
に上記溝部側面でできる寄生トランジスタの特性
が加算されるため、実線で示すようなキンクを
持つた特性が現われる。このように従来、上記凹
部側面にできる寄生トランジスタはOFF状態で
のリ−ク電流の原因となり素子特性を劣化させる
事になる。
本発明は、かかる従来法の欠点に鑑みなされた
もので異方性エツチングによる凹部形成前に、素
子形成領域表面に設けた被膜をマスクに基体と同
導伝型不純物のイオン注入及び該注入不純物の熱
拡散を施して、凹部側壁にも基体と同導伝型不純
物の添加を充分行い、しかるのち堆積絶縁膜を埋
め込むことによつて高集積化を計りながら素子特
性を向上させた素子間分離法を実現する半導体装
置の製造方法を提供するものである。
もので異方性エツチングによる凹部形成前に、素
子形成領域表面に設けた被膜をマスクに基体と同
導伝型不純物のイオン注入及び該注入不純物の熱
拡散を施して、凹部側壁にも基体と同導伝型不純
物の添加を充分行い、しかるのち堆積絶縁膜を埋
め込むことによつて高集積化を計りながら素子特
性を向上させた素子間分離法を実現する半導体装
置の製造方法を提供するものである。
以下本発明の一実施例を第３図ａ〜ｇを用いて
説明する。
説明する。
半導体基体、例えばＰ型シリコン基板２１上
に、被膜例えば熱酸化膜２２及びシリコン窒化膜
２３により素子領域を覆う。次にシリコン窒化膜
をマスクとして基板に基板と同導伝型不純物、例
えばボロンを例えば140KVで１×1013／cm-2イオ
ン注入しボロンのイオン注入層２４を形成する。
イオン注入の特性で、このとき注入されたボロン
は一部マスク下の部分にも分布する。このマスク
下の部分への分布の拡がりの程度ａは約0.14μｍ
である（第３図ａ）。次にウエハ−を例えば1000
℃のN2雰囲気で30分熱処理してボロンを拡散さ
せると横方向の拡がりａは約0.3μｍとなる（第３
図ｂ）。次に第３図ｃに示したように窒化膜２３
をマスクとして基板シリコン２１を例えばボロン
分布のピ−クより深くリアクテイブ・イオン・エ
ツチングすることにより素子間の部分に凹部を形
成する。次に再びボロンを例えば50KVで１×
1012cm-2でイオン注入し凹部の底にボロンのイオ
ン注入層２５を形成する。次に第３図ｄの如く全
面にプラズマSiO2２６を例えば1.5μｍ堆積する。
これをHFとH2Oの混液（HF：H2O＝１：20）
で例えば約１分エツチングすると第３図ｅの如
く、段差部の側壁についたSiO2のみ選択的に除
去される。次に例えば1000℃のドライ酸素雰囲気
で約20分酸化することにより露出したシリコン表
面を酸化膜２７で覆う。尚この酸化は別に行わな
くてもよい。次に窒化膜２３をエツチング除去す
ると窒化膜上のプラズマSiO2２８も同時に除去
され、さらに酸化膜２２を除去すれば第３図ｆに
示した様に、素子形成領域周辺部に一定形状の溝
２９を残してフイ−ルド領域が、ほぼ全面酸化膜
によつて埋め込まれる。次いでこの溝を
CVDSiO2で埋めれば完全に平坦なフイ−ルド酸
化膜の形状が得られる。このCVDSiO2の埋め込
み方法は従来例と同じ方法でもよいし、その他い
かなる方法を用いてもよい。次に例えばゲ−ト酸
化膜３０ポリシリコンのゲ−ト３１を形成し、ポ
リシリコンのゲ−ト３１をマスクにAsをイオン
注入してソ−ス、ドレインが形成されMOSトラ
ンジスタが完成される第３図ｇ。さて、以上に述
べた方法では出来上つた素子のサブスレシホ−ル
ド特性は第２図に示されたの特性の如くなり従
来例の様にリ−ク電流の生じることが無くなつ
た。これは、第３図ｇにも示した様にフイ−ルド
酸化膜の側壁部３２に十分な量のボロンが導入さ
れている為である。即ち、窒化膜２３をマスクと
してボロンをイオン注入した後、1000℃のN2中
で熱処理を行つている為、拡散によつてさらに多
くのボロンが凹部側壁に添加されており、これが
素子特性を従来例にくらべ著しく改善させた理由
である。このように本発明によれば凹部側壁が急
峻であつても側壁に充分な量の不純物を添加する
事が出来、素子特性を向上させる事が出来る。
又、拡散によつて十分横方向のａ（第３図ａ参照）
も大きく（0.3μｍ）なつており、その後のSi基板
のエツチング工程（第３図ｃ）でサイドエツチが
入つても側壁部のボロンがなくなることもなく、
製品の歩留りも向上させることが出来る。以上に
述べた如く、本発明による方法は、従来の方法に
較べて数々のすぐれた特徴をもつている。尚、前
記実施例では窒化膜マスクを用いた場合のみを述
べたが、これはその他ポリSi、りんド−プSiO2
他いかなる材料であつても、その後Siエツチング
前に導入される熱工程に耐え得るものであれば何
でもよい。又、Siの溝にSiO2を埋め込む場合に
ついてのみ述べたがこれに限らない。又、基板と
してＰ型基板の場合のみを述べたがＮ型基板でも
よく、又Ｐ、Ｎ両方の存在するいわゆるCMOS
のプロセスに用いてもよい。又SOSやその他絶縁
膜上に形成された半導体膜に素子を形成する場合
に用いてもよい。そしてこの様な場合、基板のエ
ツチングを下の絶縁膜表面にまで達する如く行つ
てもよい。
に、被膜例えば熱酸化膜２２及びシリコン窒化膜
２３により素子領域を覆う。次にシリコン窒化膜
をマスクとして基板に基板と同導伝型不純物、例
えばボロンを例えば140KVで１×1013／cm-2イオ
ン注入しボロンのイオン注入層２４を形成する。
イオン注入の特性で、このとき注入されたボロン
は一部マスク下の部分にも分布する。このマスク
下の部分への分布の拡がりの程度ａは約0.14μｍ
である（第３図ａ）。次にウエハ−を例えば1000
℃のN2雰囲気で30分熱処理してボロンを拡散さ
せると横方向の拡がりａは約0.3μｍとなる（第３
図ｂ）。次に第３図ｃに示したように窒化膜２３
をマスクとして基板シリコン２１を例えばボロン
分布のピ−クより深くリアクテイブ・イオン・エ
ツチングすることにより素子間の部分に凹部を形
成する。次に再びボロンを例えば50KVで１×
1012cm-2でイオン注入し凹部の底にボロンのイオ
ン注入層２５を形成する。次に第３図ｄの如く全
面にプラズマSiO2２６を例えば1.5μｍ堆積する。
これをHFとH2Oの混液（HF：H2O＝１：20）
で例えば約１分エツチングすると第３図ｅの如
く、段差部の側壁についたSiO2のみ選択的に除
去される。次に例えば1000℃のドライ酸素雰囲気
で約20分酸化することにより露出したシリコン表
面を酸化膜２７で覆う。尚この酸化は別に行わな
くてもよい。次に窒化膜２３をエツチング除去す
ると窒化膜上のプラズマSiO2２８も同時に除去
され、さらに酸化膜２２を除去すれば第３図ｆに
示した様に、素子形成領域周辺部に一定形状の溝
２９を残してフイ−ルド領域が、ほぼ全面酸化膜
によつて埋め込まれる。次いでこの溝を
CVDSiO2で埋めれば完全に平坦なフイ−ルド酸
化膜の形状が得られる。このCVDSiO2の埋め込
み方法は従来例と同じ方法でもよいし、その他い
かなる方法を用いてもよい。次に例えばゲ−ト酸
化膜３０ポリシリコンのゲ−ト３１を形成し、ポ
リシリコンのゲ−ト３１をマスクにAsをイオン
注入してソ−ス、ドレインが形成されMOSトラ
ンジスタが完成される第３図ｇ。さて、以上に述
べた方法では出来上つた素子のサブスレシホ−ル
ド特性は第２図に示されたの特性の如くなり従
来例の様にリ−ク電流の生じることが無くなつ
た。これは、第３図ｇにも示した様にフイ−ルド
酸化膜の側壁部３２に十分な量のボロンが導入さ
れている為である。即ち、窒化膜２３をマスクと
してボロンをイオン注入した後、1000℃のN2中
で熱処理を行つている為、拡散によつてさらに多
くのボロンが凹部側壁に添加されており、これが
素子特性を従来例にくらべ著しく改善させた理由
である。このように本発明によれば凹部側壁が急
峻であつても側壁に充分な量の不純物を添加する
事が出来、素子特性を向上させる事が出来る。
又、拡散によつて十分横方向のａ（第３図ａ参照）
も大きく（0.3μｍ）なつており、その後のSi基板
のエツチング工程（第３図ｃ）でサイドエツチが
入つても側壁部のボロンがなくなることもなく、
製品の歩留りも向上させることが出来る。以上に
述べた如く、本発明による方法は、従来の方法に
較べて数々のすぐれた特徴をもつている。尚、前
記実施例では窒化膜マスクを用いた場合のみを述
べたが、これはその他ポリSi、りんド−プSiO2
他いかなる材料であつても、その後Siエツチング
前に導入される熱工程に耐え得るものであれば何
でもよい。又、Siの溝にSiO2を埋め込む場合に
ついてのみ述べたがこれに限らない。又、基板と
してＰ型基板の場合のみを述べたがＮ型基板でも
よく、又Ｐ、Ｎ両方の存在するいわゆるCMOS
のプロセスに用いてもよい。又SOSやその他絶縁
膜上に形成された半導体膜に素子を形成する場合
に用いてもよい。そしてこの様な場合、基板のエ
ツチングを下の絶縁膜表面にまで達する如く行つ
てもよい。
第１図ａ〜ｄは従来法を説明する為の工程断面
図、第２図は従来法で得られるID−VG特性図、第
３図ａ〜ｇは本発明の一実施例を示す工程断面図
である。 図に於て、１，２１……シリコン基板、３……
Al膜、２３……シリコン窒化膜、５，２４……
ボロン、イオン注入層。
図、第２図は従来法で得られるID−VG特性図、第
３図ａ〜ｇは本発明の一実施例を示す工程断面図
である。 図に於て、１，２１……シリコン基板、３……
Al膜、２３……シリコン窒化膜、５，２４……
ボロン、イオン注入層。
Claims (1)
- １ 半導体基体上に選択的に被膜を形成する工程
と、この被膜をマスクとして基体と同導伝型不純
物をイオン注入する工程と、このイオン注入され
た不純物を熱拡散させる工程と、前記被膜をエツ
チングマスクとして基体を異方性エツチングし、
側壁に前記不純物が添加された凹部を形成する工
程と、この凹部を堆積絶縁物で埋め込み素子間分
離領域を形成する工程とを備えた事を特徴とする
半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143798A JPS5846647A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
| US06/384,648 US4472874A (en) | 1981-06-10 | 1982-06-03 | Method of forming planar isolation regions having field inversion regions |
| DE8282105074T DE3279916D1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| EP82105074A EP0067419B1 (en) | 1981-06-10 | 1982-06-09 | Method of manufacturing integrated circuit devices using dielectric isolation |
| CA000404883A CA1191280A (en) | 1981-06-10 | 1982-06-10 | Method of forming plunar isolation regions having field inversion regions |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56143798A JPS5846647A (ja) | 1981-09-14 | 1981-09-14 | 半導体装置の製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20127490A Division JPH0738409B2 (ja) | 1990-07-31 | 1990-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5846647A JPS5846647A (ja) | 1983-03-18 |
| JPH0334655B2 true JPH0334655B2 (ja) | 1991-05-23 |
Family
ID=15347222
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56143798A Granted JPS5846647A (ja) | 1981-06-10 | 1981-09-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5846647A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01125935A (ja) * | 1987-11-11 | 1989-05-18 | Seiko Instr & Electron Ltd | 半導体装置の製造方法 |
| US5387540A (en) * | 1993-09-30 | 1995-02-07 | Motorola Inc. | Method of forming trench isolation structure in an integrated circuit |
| JP4746262B2 (ja) * | 2003-09-17 | 2011-08-10 | Ｏｋｉセミコンダクタ株式会社 | 半導体装置の製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5423230A (en) * | 1977-07-22 | 1979-02-21 | Mitsubishi Rayon Eng Kk | Controlling system of sulfur oxide discharge amount contained in the combustion gas |
-
1981
- 1981-09-14 JP JP56143798A patent/JPS5846647A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5846647A (ja) | 1983-03-18 |
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