JPH0354488B2

JPH0354488B2 -

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Publication number: JPH0354488B2
Application number: JP58012098A
Authority: JP
Priority date: 1983-01-18
Filing date: 1983-01-27
Publication date: 1991-08-20
Also published as: JPS58170121A

Description

【発明の詳細な説明】本発明はプログラム可能な回路装置に関し、プ
ログラミング電圧を与えてプログラム可能なもの
とし、その出力端子に所定のバイナリ値を与える
ようにした回路装置に関するものである。

本発明のような形式の回路構成は、例えば所定
のバイナリ語を永久的に記憶するのに適したレジ
スタを作るのに使用できる。この様なレジスタの
使用により、バイナリ語の同定（identity）をチ
エツクする回路を設計することが可能であり、こ
れによりレジスタに永久的に記憶されているバイ
ナリ語がチエツクされるべきバイナリ語と同一で
あるか否かを調べることが可能となる。チエツク
されるバイナリ語のビツトは、個別のビツト入力
に個々に与えられ、レジスタに記憶されたバイナ
リ語のビツトは更に他のビツト入力に与えられ
る。同一性チエツク回路内においては、ビツトは
対の形式で比較される。同一性チエツク回路から
出る信号は、NANDゲートに与えられ、この
NANDゲートは、比較ビツトの全ての対におい
て同定がなされたとき、値「Ｌ」の信号を出し、
逆に比較されたビツトのいずれかの対が同一でな
い場合は回路は値「Ｌ」の信号を出す。

比較のなされるビツト語が大きな桁数を有する
とき、チエツクされるべき語（ワード）及び所定
の語のビツトに対し別々のビツト入力を与えるの
は好ましくない。例えば、チエツクされるバイナ
リ語がデータメモリをアドレスする16桁のアドレ
スであるとき、このアドレスのチエツクを単一の
集積回路内で行うことはほとんどできない。なぜ
ならば、この場合対の形でチエツクされるビツト
の為に32個の端子が必要となり、この様な大きな
端子数は決して好ましいものではないからであ
る。従つて、バイナリ語は分割される２個の集積
回路が必要となる。

同様の問題が、上述回路構成により形成された
レジスタが、並列加算器中のバイナリ変数に加え
られるべきバイナリ定数を記憶するのに使用され
るとき起る。所望の並列加算を実行するのに16桁
の定数と変数と共に32の入力が必要である。その
ような加算回路が集積回路として設計されると
き、32の入力が必要とされることは非常に不都合
である。

本発明は、上述した形式の回路構成を設計する
際の問題を処理し、今まで述べた応用例において
使用されるとき入力端子数を半分にすることがで
きるものである。

本発明によれば、プログラミング電圧に応答す
る入力手段、この入力手段に接続され入力手段へ
のプログラミング電圧の印加によつて非導通とさ
れる様になつている導通手段、この導電手段に接
続され導通手段が導通状態にあるときあるバイナ
リ値の信号を出し導通手段が非導通状態のとき他
のバイナリ値の信号を出す出力手段とによりこの
問題は解決される。

本発明による回路装置は、入力手段にプログラ
ミング電圧を与えることによりプログラムされ
る。従つてこの入力をプログラミング用入力とし
てだけでなく、信号入力としても使用可能であ
る。これにより処理される信号は、本発明による
プログラム可能な回路装置が使用される回路へ与
えられる。プログラミング入力としてこの入力は
１回のみ、即ち、プログラミング電圧を印加する
ことによりいずれのバイナリ値を出力手段が出す
かと決定する時のみ使用される。

本発明のある態様によれば、所定のバイナリ語
は回路装置の内部でセツトされ、出力から出る信
号は所望のバイナリ値を持つ。作動をセツトする
のに必要な電圧は、チエツク操作の期間に比較さ
れるバイナリ語が与えられるのと同じビツト入力
に与えられる。この方法で、所定のバイナリ語に
別々の入力を設けることが防げ、所定のバイナリ
語をセツトするのにユニツトを追加することも不
要となる。

以下本発明を図面を参照しながら説明する。第
１図の回路構成は２個のバイナリ語が同一である
かどうかをチエツクするものであり、各々のバイ
ナリ語が構成されるビツトの数に等しい数の複数
の入力A_pからA_oを有する。比較されるバイナリ
語は例えば16ビツトメモリアドレスであり、その
16ビツトが入力A_pからA₁₅に与えられ、所定の
（予め定められた）16ビツトメモリアドレスと同
一か否かにつきチエツクが行われる。供給された
メモリアドレスと所定のメモリアドレスとの同一
性が決定された後においてのみ、そのアドレスに
より規定されるメモリ位置へのアクセスが可能と
なる。

入力A_pからA_oに与えられたビツトは、反転回
路NA_pからNA_oに入りその値は反転させられる。
入力A_pからA_oは同時にプログラミング回路PA_p
からPA_oの入力１０，０から１０，ｎに接続さ
れ、これらは後述するように選択可能なバイナリ
値を持つ信号を出力１２，０から１２，ｎが出力
するようにプログラムされる。反転回路NA_pか
らNA_oの出力は均等ゲートにより形成された同
一性チエツク回路IA_pからIA_oの入力１４，０か
ら１４，ｎに各々接続される。プログラミング回
路PA_pからPA_oの出力１２，０から１２，ｎは、
同一性チエツク回路IA_pからIA_oの第２入力１６，
０から１２，ｎに各々接続される。同一性チエツ
ク回路IA_pからIA_oの出力は、NAND回路NSの入
力に接続され、その出力１８において、比較され
たバイナリ語が同一であつたか否かをその値で示
す信号を出力する。

プログラミング回路PA_pPA_oは、まずその出力
１２，０から１２，ｎがバイナリ値「Ｈ」を有す
る信号を出すように設計される。プログラミング
回路PA_pからPA_oの出力１２，０から１２，ｎに
現われるバイナリ値は、所定のバイナリ語のビツ
トのバイナリ値である。しかし、同一性チエツク
回路IA_pからIA_oは付随するプログラミング回路
の出力からのバイナリ値と、対応する入力A_pか
らA_oにおける反転バイナリ値とを比較する。何
故ならば反転回路NA_pからNA_oは対応する反転
操作を行うからである。故に同一性チエツク回路
IA_pからIA_oは、入力A_pからA_oの信号のバイナリ
値が対応するプログラミング回路PA_pからPA_oの
出力１２，０から１２，ｎの信号のアドレス値と
反対のとき同一性を決定する。しかしこれは第２
図に詳細に示されるプログラミング回路の実施例
にのみ特有のものである。まずバイナリ値「Ｌ」
のプログラムを出すような異なる設計において
は、反転回路NA_pからNA_oは省略できる。

例えばバイナリ値「Ｌ」を有する入力A_pに与
えられると仮定すると、反転回路NA_pにおける
否定の結果として、同一性チエツク回路IA_pの入
力１４，０にはバイナリ値「Ｈ」を有する信号が
現われる。上述した様にプログラミング回路PA_p
もバイナリ値「Ｈ」を有する信号を出すので、同
一性チエツク回路IA_pはそこに現われる信号の同
一性を決定し、次に値「Ｈ」を有する信号をその
出力に出す。この信号はNAND回路NSの入力に
与えられる。他の入力A₁からA_oにおける信号も
同様にバイナリ値「Ｌ」を有する場合は、他の同
一性チエツク回路IA₁からIA_oも同様に入力され
た信号の同定を行い、その結果NANDゲートNS
に値「Ｈ」を有する信号を出す。NANDゲート
NSはそれに応答して、入力A_pからA_oに与えられ
るビツトのバイナリ値（反転回路NA_pにおける
否定の後）が、プログラミング回路PA_pからPA_o
の出力信号のバイナリ値と同一であることを示す
値「Ｌ」を有する信号をその出力１８に出す。他
方、入力A_pからA_oの信号のうち少くともひとつ
がバイナリ値「Ｈ」を有する場合は、付随する同
一性チエツク回路IAの入力１４にバイナリ値
「Ｌ」が現われ、当該同一性チエツク回路は値
「Ｌ」を有する信号を出す。その結果NAND回路
NSはその入力においてバイナリ値「Ｈ」を受け
ることは全くなく、比較されたビツトの少くとも
ひとつは同一でないバイナリ値を有する事を示す
値「Ｈ」を有する信号をその出力１８に出す。

今までの実施例では、全てのプログラミング回
路PA_pからPA_oが値「Ｈ」を有する信号を出し、
所定のバイナリ語が全て値「Ｈ」を有することを
示す場合について説明した。同一性チエツク回路
IA_pからIA_oは、第２バイナリ語の全てのビツト
が値「Ｌ」を有するならば、そこに与えられた信
号の同一性を決定する。しかし、通常は所定のバ
イナリ語のビツトは異なるバイナリ値を有し、そ
のことはプログラミング回路PAのいくつかは必
要ならばその出力１２に値「Ｌ」を出すようセツ
トされなければならない事を意味する。

第２図はプログラミング回路PA_pの詳細な構成
を示し、これは全てのプログラミング回路に適用
され、特別なプログラミング方法を用いることな
くアドレス値「Ｈ」をその出力１２，０に出し、
また特別なプログラミング操作によりバイナリ値
「Ｌ」を出すように不可逆的にセツトされ得る。

プログラミング回路PA_pはツエナーダイオード
２０を有し、そのカソードは入力A_pに接続され
る出力１０，０を構成する。ツエナーダイオード
２０のアノードは、トランジスタＴ１のベースに
結合された抵抗器２２に接続される。更にトラン
ジスタＴ１のベースは、抵抗器２４を介して接地
される。トランジスタＴ１のエミツタも接地され
る。トランジスタＴ１のコレクタは２個の抵抗器
２６と２８の結合点へと導かれる。抵抗器２６の
他の端子はフユーズ結合３０を通り、正の作動電
圧が常時与えられる端子３２へと接続される。抵
抗器２８は接地端子を有する他の抵抗器３４に接
続される。抵抗器２８と３４の結合点は、エミツ
タ接地のトランジスタＴ２のベースに接続され
る。トランジスタＴ２のコレクタは抵抗器３６を
介して端子３２に接続される。更にトランジスタ
Ｔ２のコレクタは、他のトランジスタＴ３のベー
スに接続される。トランジスタＴ３のエミツタは
接続されており、コレクタはプログラミング回路
PA_pの出力１２，０を構成する。

第２図に示されるプログラミング回路の作動を
説明する目的のために、全回路装置の構成部品、
即ち反転回路NA、同一性チエツク回路IA及び
NAND回路NSに与えられる作動電圧、及び端子
３２に常時与えられる電圧は通常のTTL回路で
使用される＋５ボルトの値をとると仮定する。バ
イナリ値「Ｈ」を示す電圧は通常のTTLのよう
に2Vと作動電圧の中間の値をとり、バイナリ値
「Ｌ」を示す電圧は0.8Vより低い値をとる。

ツエナーダイオード２０のツエナー電圧は入力
A_pにおける最大電圧より高くなる様に限定され
る。例として10Vのツエナー電圧が選ばれる。
10Vより低い全ての電圧においてツエナーダイオ
ード２０は非導通なので、入力A_pに与えられバ
イナリ値を示す電圧はプログラミング回路PA_pに
対し何ら影響を与えない。トランジスタＴ１のベ
ースが抵抗２４を介して接地されているので、こ
のトランジスタはオフ状態である。電流は、電圧
源に接続された端子３２から切断されていないフ
ユーズ結合３０及び抵抗器２６，２８及び３４を
通り流れる。これら抵抗器はその大きさよりトラ
ンジスタＴ２がオン状態であるように調整され
る。その結果トランジスタＴ３のベースはトラン
ジスタＴ２のコレクタ・エミツタ通路を介し接地
され、トランジスタＴ３はオフ状態である。故に
出力１２，０においてバイナリ値「Ｈ」に対応す
る電圧が現われる。入力A_pのビツト値「Ｌ」を
有するか否かが決定される場合、プログラミング
回路PA_pは第２図に示された状態、即ち切断され
ていないフユーズ結合３０を有する状態で使用さ
れる。この場合同一性チエツク回路IA_pは、その
入力１６，０及び入力１４，０の両方において
（反転回路NA_pの否定により）、バイナリ値「Ｈ」
を有する信号を受け取る。

他方入力A_pの信号はバイナリ「Ｈ」を有する
か否かがチエツクされるとき、プログラミング回
路PA_pはその出力１２，０に値「Ｌ」を有する信
号を出すことに注意しなければならない。その目
的の為にツエナーダイオード２０のツエナー電圧
より高い電圧が入力A_pに与えられる。この様な
電圧はツエナーダイオード２０を導通させ、電流
をチエツクＴ１のベースに流しそれを導通させ
る。電流は作動電圧に接続された端子３２からフ
ユーズ結合３０、抵抗器２６及びトランジスタＴ
１を通り流れる。この電流は高いのでフユーズ結
合３０を切断する。それによりこのプログラミン
グ操作を行う為入力A_pに与えられる電圧は切ら
れる。

フユーズ結合３０が切断されると、プログラミ
ング回路PA_pはその出力１２，０にバイナリ値
「Ｌ」を有する信号を出す。何故ならばトランジ
スタＴ２はベース電流の欠如によりオフ状態であ
りトランジスタＴ３は抵抗３６を介し与えられる
ベース電流により導通するからである。この様な
方法によつてプログラミング回路PA_pがプログラ
ムされる場合、同一性チエツク回路IA_pはバイナ
リ「Ｈ」を有する信号がその入力A_pに与えられ
るとき入力信号の同一性を示す信号を出す。

従つて上述の回路構成により２個のバイナリ語
を比較し同一性又は非同一性を表示することが可
能となる。ひとつのバイナリ語のビツトがプログ
ラミング回路PA_pからPA_oの出力１２，０から１
２，ｎにおける信号により形成される。比較され
るべきバイナリ語のビツトは入力A_pからA_oに与
えられる。そして同一性チエツク回路IA_pから
IA_oは各プログラミング回路により決定されるビ
ツトと、これに対応する入力に与えられるビツト
（否定を考慮に入れて）とを比較し、NAND回路
NSが同一性チエツク回路IA_pからIA_oの出力信号
の出力を組合せ、比較されたバイナリ語が同一で
あるかないかを示す信号を発生する。

これまで述べた回路装置は単一の集積回路の形
式により容易に実現できる。作動電圧の為の端子
以外には、チエツクされるべきバイナリ語のビツ
ト数に対応する端子数が要求されるだけである。
従つて所定のバイナリ語の為の別の端子は不要で
ある。何故ならば所定のバイナリ語は、上述の方
法によりチエツクされるべきバイナリ語の与えら
れる入力と同じ入力を用いてプログラミング回路
をプログラムすることにより、集積回路中に永久
的にセツトされるからである。

以上特定の実施例につき説明がなされたが、本
発明はその趣旨から離れない範囲において種々の
変更あるいは応用が当業者により成され得ること
は言うまでもない。

以上の説明に関して更に以下の項を開示する。

(1) 出力において所定の二進数値を持つ信号を与
えるようにプログラム電圧を与えることによつ
てプログラム可能な回路装置において；プログ
ラム電圧に応答する入力手段２０，Ｔ１；上記
入力手段２０，Ｔ１に接続され、上記入力手段
２０，Ｔ１に上記プログラム電圧が与えられる
ことによつて、非導通状態になる機能を持つ導
通手段３０と；上記導通手段３０に接続され上
記導通手段３０の導通状態を示す第１の二進数
値及び導通手段３０の非導通状態を示す第２の
二進数値を持つ信号を与える出力手段Ｔ２，Ｔ
３を特徴とするプログラム可能な回路装置。

(2) 通過する電流が所定値を超過する時に導通状
態から非導通状態に変化するフユーズ結合部３
０を上記導通手段が持つことを特徴とする(1)の
回路装置。

(3) 上記入力手段が、入力端子１０，０に接続さ
れ上記プログラム電圧より低い閾値を持つ閾値
スイツチ手段２０と；上記プログラム電圧が上
記入力端子１０，０に与えられることによつて
上記閾値スイツチ手段２０は導通状態に切り換
わり、第１のスイツチ手段Ｔ１を導通状態にす
る上記閾値スイツチ手段２０に接続される制御
される端子を持つ上記フユーズ結合部３０に接
続される第１のスイツチ手段Ｔ１とを持つこと
を特徴とする(2)の回路装置。

(4) 上記出力手段が上記スイツチ手段Ｔ１の出力
に接続される制御される端子を持つ第２のスイ
ツチ手段Ｔ２と、上記第２のスイツチ手段Ｔ２
の出力に接続される制御される端子を持つ第３
のスイツチ手段T3とを有し、上記第３のスイ
ツチ手段Ｔ３の出力が上記出力手段の出力１
２，０であることを特徴とする(3)の回路装置。

(5) 上記閾値スイツチ手段が上記入力端子１０，
０に接続されるカソードを持つツエナーダイオ
ード２０を有し、上記第１のスイツチ手段が上
記フユーズ結合部３０と直列に接続されるコレ
クタ・エミツタ間の導通路及び上記ツエナーダ
イオード２０のアノードに接続されるベースを
持つトランジスタＴ１を持つことを特徴とする
(4)の回路装置。

(6) 直列回路が第１のスイツチ手段のトランジス
タＴ１のコレクタ・エミツタ間の導通路を有
し、フユーズ結合部３０が供給電圧端子３２と
接地の間に接続されることを特徴とする(5)の回
路装置。

(7) 出力手段Ｔ２，Ｔ３が上記直列回路を通過し
て流れる電流に応じて第１又は第２の２進数値
を持つ信号を与えるように、上記直列回路に接
続されることを特徴とする(6)の回路装置。

(8) (7)の回路装置を使用して１つが予め決められ
ている２つの２進数ワードの同一性を照合する
方法であつて、ある所定のバイナリワードを示
す各々のビツトの為のビツト入力と、対照が行
われる二つの二進数ワードの各々の一対のビツ
トの為の各々のビツト入力と共働きする同一性
チエツク回路と、対応するビツト入力に接続さ
れる上記の同一性チエツク回路の第１の入力と
同一性チエツク回路の出力信号を組合せて、結
果として２つのバイナリワードが同一であるか
又は同一でないかを示す信号を与える評価回路
を有している上記回路装置を使用する方法であ
つて、各々のビツト入力A_pからA_oと上記ビツ
ト入力と共働きする同一性チエツク回路IA_pか
らIA_oの第２の入力１６，０から１６ｎとの間
に配置され、共働する同一性チエツク回路IA_p
からIA_o内でチエツクが行われる一対のビツト
に含まれる所定のバイナリワードのビツトの二
進数値に対応する二進数信号を同一性チエツク
回路IA_pからIA_oの上記第２の入力１６，０か
ら１６ｎに与えることができるようにビツト入
力にプログラム電圧を与えることによつてセツ
トされる(1)から(7)までに示す回路装置PA_pから
PA_oを特徴とする上記使用方法。

(9) 各々のビツトの為のビツト入力A_pからA_oが
対応する(1)から(7)の回路装置に接続されること
を特徴とする(8)の使用方法。

【図面の簡単な説明】

第１図は２個のバイナリ語の同一性をチエツク
するチエツク回路において、本発明による回路構
成の一実施例の模式回路図である。第２図は第１
図のチエツク回路のひとつの段を示す図であり、
本発明によるプログラム可能な回路装置の詳細を
示す回路図である。

Claims

【特許請求の範囲】１バイナリワードを示す各ビツトの２進数値を
チエツクする回路装置において、前記各ビツトをそれぞれ入力する複数の入力端
子と、前記複数の入力端子にそれぞれ接続され、前記
入力端子を介してプログラム信号を与えることに
よつて所定の２進数値を出力する複数のプログラ
ム回路と、前記複数の入力端子及び前記複数のプログラム
回路にそれぞれ接続され、前記入力端子及び前記
プログラム回路の出力信号の２進数値を比較する
複数の比較回路と、前記複数の比較回路に接続され、前記各ビツト
の２進数値が、前記所定の２進数値と一致するか
否かを示す信号を出力するチエツク回路とを有
し、前記各プログラム回路は、前記入力端子からプ
ログラム信号に応答する入力手段と、前記入力手
段に接続され、前記信号によつて非導通状態にな
る機能を持つ導通手段と、前記導通手段に接続さ
れ前記導通手段の導通状態を示す第１の２進数値
及び導通手段の非導通状態を示す第２の２進数値
を持つ信号を与える出力手段とを有していること
を特徴とする２進数値チエツク回路装置。２通過する電流が所定値を超過する時に導通状
態から非導通状態に変化するフユーズ結合部３０
を上記導通手段が持つことを特徴とする特許請求
の範囲第１項の回路装置。３上記入力手段が、入力端子１０，０に接続さ
れ上記プログラム電圧より低い閾値を持つ閾値ス
イツチ手段２０と；上記プログラム電圧が上記入
力端子１０，０に与えられることによつて上記閾
値スイツチ手段２０は導通状態に切り換わり、第
１のスイツチ手段Ｔ１を導通状態にする上記閾値
スイツチ手段２０に接続される制御される端子を
持つ上記フユーズ結合部３０に接続される第１の
スイツチ手段Ｔ１とを持つことを特徴とする特許
請求の範囲第２項の回路装置。４上記出力手段が上記スイツチ手段Ｔ１の出力
に接続される制御される端子を持つ第２のスイツ
チ手段Ｔ２と、上記第２のスイツチ手段Ｔ２の出
力に接続される制御される端子を持つ第３のスイ
ツチ手段Ｔ３とを有し、上記第３のスイツチ手段
Ｔ３の出力が上記出力手段１２，０であることを
特徴とする特許請求の範囲第３項の回路装置。５上記閾値スイツチ手段が上記入力端子１０，
０に接続されるカソードを持つツエナ−ダイオー
ド２０を有し、上記第１のスイツチ手段が上記フ
ユーズ結合部３０と直列に接続されるコレクタ・
エミツタ間の導通路及び上記ツエナーダイオード
２０のアノードに接続されるベースを持つトラン
ジスタＴ１を持つことを特徴とする特許請求の範
囲第４項の回路装置。６直列回路が第１のスイツチ手段のトランジス
タＴ１のコレクタ・エミツタ間の導通路を有し、
フユーズ結合部が供給電圧端子３２と接地の間に
接続されることを特徴とする特許請求の範囲第５
項の回路装置。７出力手段Ｔ２，Ｔ３が上記直列回路を通過し
て流れる電流に応じて第１又は第２の２進数値を
持つ信号を与えるように、上記直列回路に接続さ
れることを特徴とする特許請求の範囲第６項の回
路装置。