JPH0354490B2 - - Google Patents
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- JPH0354490B2 JPH0354490B2 JP10834882A JP10834882A JPH0354490B2 JP H0354490 B2 JPH0354490 B2 JP H0354490B2 JP 10834882 A JP10834882 A JP 10834882A JP 10834882 A JP10834882 A JP 10834882A JP H0354490 B2 JPH0354490 B2 JP H0354490B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ・デイジタル変換器、特に直
並列形アナログ・デイジタル変換器に関する。
並列形アナログ・デイジタル変換器に関する。
従来の直並列形アナログ・デイジタル変換器
は、第１図に示すように２つのアナログ・デイジ
タル変換器１及び２（以下、ADCと略す）、デイ
ジタル・アナログ変換器３（以下、DACと略
す）、サンプルホールド回路５（以下、Ｓ／Ｈと
略す）、遅延回路６などから成る。アナログ入力
信号１００はＳ／Ｈ５でサンプルホールドされ、
ADC１で上位のビツトがAD変換される。ADC
１の出力はレジスタ７１にラツチされ、DAC３
により、上位ビツトに相当するアナログ値に変換
され、遅延回路６によりADC１、レジスタ７１
およびDDAC３に要した時間だけ遅れたアナロ
グ入力信号との差が引き算回路４により得られ
る。この値はADC２により残りの下位ビツトと
してAD変換し、ADC１の出力とADC２出力と
のデイジタル的な和をとり、これをＳ／Ｈ５でサ
ンプル・ホールドされたアナログ入力信号に対応
するデイジタル信号として出力するものである。
なお、図において、７２はADC２によつて下位
ビツトがAD変換されるまで上位ビツトのAD変
換値（ADC１の出力）をラツチしておくレジス
タであり、７３は下位ビツトのAD変換値（ADC
２の出力）をラツチしておくレジスタである。こ
の方式では後段のADC２が変換を始めたとき、
前段のADC１が次のサンプル値をAD変換し始め
るいわゆる進行波型となるため変換速度は高速化
できるが、アナログ入力信号を遅延回路６により
遅延させてADC３の出力とタイミングを合わせ
る必要がある。このアナログ入力信号の遅延に
は、通常、同軸ケーブルの遅延線や、LCフイル
タなどを使うが、大きな駆動電力が要ること、遅
延線を通るとき信号が歪み、終端による波形歪が
問題であること、遅延時間の調整が困難であるこ
となどの欠点があつた。
は、第１図に示すように２つのアナログ・デイジ
タル変換器１及び２（以下、ADCと略す）、デイ
ジタル・アナログ変換器３（以下、DACと略
す）、サンプルホールド回路５（以下、Ｓ／Ｈと
略す）、遅延回路６などから成る。アナログ入力
信号１００はＳ／Ｈ５でサンプルホールドされ、
ADC１で上位のビツトがAD変換される。ADC
１の出力はレジスタ７１にラツチされ、DAC３
により、上位ビツトに相当するアナログ値に変換
され、遅延回路６によりADC１、レジスタ７１
およびDDAC３に要した時間だけ遅れたアナロ
グ入力信号との差が引き算回路４により得られ
る。この値はADC２により残りの下位ビツトと
してAD変換し、ADC１の出力とADC２出力と
のデイジタル的な和をとり、これをＳ／Ｈ５でサ
ンプル・ホールドされたアナログ入力信号に対応
するデイジタル信号として出力するものである。
なお、図において、７２はADC２によつて下位
ビツトがAD変換されるまで上位ビツトのAD変
換値（ADC１の出力）をラツチしておくレジス
タであり、７３は下位ビツトのAD変換値（ADC
２の出力）をラツチしておくレジスタである。こ
の方式では後段のADC２が変換を始めたとき、
前段のADC１が次のサンプル値をAD変換し始め
るいわゆる進行波型となるため変換速度は高速化
できるが、アナログ入力信号を遅延回路６により
遅延させてADC３の出力とタイミングを合わせ
る必要がある。このアナログ入力信号の遅延に
は、通常、同軸ケーブルの遅延線や、LCフイル
タなどを使うが、大きな駆動電力が要ること、遅
延線を通るとき信号が歪み、終端による波形歪が
問題であること、遅延時間の調整が困難であるこ
となどの欠点があつた。
本発明の目的は、このような欠点をもつ遅延回
路を用いずに、高速で安定なアナログ・デイジタ
ル変換器を提供することにある。
路を用いずに、高速で安定なアナログ・デイジタ
ル変換器を提供することにある。
本発明はＳ／Ｈを複数個用い、それらの出力を
アナログスイツチを用いて時分割的に切り換え
て、前段および後段のADCの入力とすることに
より、遅延回路を用いない直並列形ADCを実現
するものである。
アナログスイツチを用いて時分割的に切り換え
て、前段および後段のADCの入力とすることに
より、遅延回路を用いない直並列形ADCを実現
するものである。
以下、本発明を実施例により詳細に説明する。
第２図の第１の実施例を示し、第３図にそのタイ
ムチヤートを示す。まず、Ｓ／Ｈ５１は制御信号
φH1により論理“１”でサンプルモードとなり、
アナログ入力信号１００をサンプルし、論理
“０”で保持する。このときアナログスイツチ
（以下、ASWと略す）８１１は制御信号φS1によ
り論理“１”で閉となりASW８１２は制御信号
φS1により論理“０”で開となる。したがつて
ADC１にはＳ／Ｈ５１の出力が接続され、その
値について上位ビツトのAD変換が行なわれる。
AD変換後、レジスタ７１にラツチされたデジタ
ル値がDAC３によりDA変換されるが、このとき
にＳ／Ｈ５２はφH2によりアナログ入力信号をサ
ンプルし、保持する。これと共にASW８１１，
８１２はφS1，S1により開閉が逆となり、ADC
１の入力がＳ／Ｈ５２に接続され、ADC１は次
のアナログ信号をAD変換し始める。一方、
ASW８２１，８２２は制御信号φS2，S2により
Ｓ／Ｈ５１の出力が引き算器４の入力に接続さ
れ、DAC３の出力との差が求められる。この差
信号は後段のADC２に入力そし、下位ビツトの
AD変換が行なわれ、最初Ｓ／Ｈ５１によりサン
プルされたアナログ入力値のAD変換が全ビツト
について完了する。その後、ASW８２１，８２
２は制御信号φS2，S2により開閉が逆となり、
引き算器４はＳ／Ｈ５２に接続され、Ｓ／Ｈ５２
に保持された入力信号の上位ビツトのAD変換、
ラツチ、DA変換された値との差が引き算器４で
求められることになる。このように、各Ｓ／Ｈは
前段のADC１により上位ビツトのAD変換を開始
してから後段のADC２による下位ビツトのAD変
換が終了するまでアナログ入力値を保持しておく
必要がある。また、Ｓ／Ｈ５１，５２は各々、位
相をずらせてサンプルとホールドを行なつている
ため、DAC３、引き算器４、およびADC２が動
作している間に、ADC１は次のアナログ入力信
号の上位ビツトのAD変換を行なう進行波形の動
作を行なわせることが可能であり、高速のAD変
換ができるものである。なお第２図において、７
２はADC２によつて下位ビツトがAD変換される
まで上位ビツトのAD変換値をラツチしておくレ
ジスタであり、このレジスタの出力がAD変換器
の変換器出力のうちの上位ビツトとなる。７３は
下位ビツトのAD変換値をラツチしておくレジス
タであり、このレジスタの出力がAD変換器の変
換器出力のうちの下位ビツトとなる。つまりこれ
ら両方のレジスタの出力を合成して所望のビツト
数の変換出力が得られる。また第３図において、
LE１，LE２、およびLE３は、それぞれレジス
タ７１，７２及び７３のラツチ制御装置であり、
第３図では論理“１”から“０”へ変わるところ
でラツチされるものとしている。さらに第３図で
は、ADCの変換の状態を示すADC１、ADC２に
ついては論理“１”でAD変換が行なわれている
状態を示した。
第２図の第１の実施例を示し、第３図にそのタイ
ムチヤートを示す。まず、Ｓ／Ｈ５１は制御信号
φH1により論理“１”でサンプルモードとなり、
アナログ入力信号１００をサンプルし、論理
“０”で保持する。このときアナログスイツチ
（以下、ASWと略す）８１１は制御信号φS1によ
り論理“１”で閉となりASW８１２は制御信号
φS1により論理“０”で開となる。したがつて
ADC１にはＳ／Ｈ５１の出力が接続され、その
値について上位ビツトのAD変換が行なわれる。
AD変換後、レジスタ７１にラツチされたデジタ
ル値がDAC３によりDA変換されるが、このとき
にＳ／Ｈ５２はφH2によりアナログ入力信号をサ
ンプルし、保持する。これと共にASW８１１，
８１２はφS1，S1により開閉が逆となり、ADC
１の入力がＳ／Ｈ５２に接続され、ADC１は次
のアナログ信号をAD変換し始める。一方、
ASW８２１，８２２は制御信号φS2，S2により
Ｓ／Ｈ５１の出力が引き算器４の入力に接続さ
れ、DAC３の出力との差が求められる。この差
信号は後段のADC２に入力そし、下位ビツトの
AD変換が行なわれ、最初Ｓ／Ｈ５１によりサン
プルされたアナログ入力値のAD変換が全ビツト
について完了する。その後、ASW８２１，８２
２は制御信号φS2，S2により開閉が逆となり、
引き算器４はＳ／Ｈ５２に接続され、Ｓ／Ｈ５２
に保持された入力信号の上位ビツトのAD変換、
ラツチ、DA変換された値との差が引き算器４で
求められることになる。このように、各Ｓ／Ｈは
前段のADC１により上位ビツトのAD変換を開始
してから後段のADC２による下位ビツトのAD変
換が終了するまでアナログ入力値を保持しておく
必要がある。また、Ｓ／Ｈ５１，５２は各々、位
相をずらせてサンプルとホールドを行なつている
ため、DAC３、引き算器４、およびADC２が動
作している間に、ADC１は次のアナログ入力信
号の上位ビツトのAD変換を行なう進行波形の動
作を行なわせることが可能であり、高速のAD変
換ができるものである。なお第２図において、７
２はADC２によつて下位ビツトがAD変換される
まで上位ビツトのAD変換値をラツチしておくレ
ジスタであり、このレジスタの出力がAD変換器
の変換器出力のうちの上位ビツトとなる。７３は
下位ビツトのAD変換値をラツチしておくレジス
タであり、このレジスタの出力がAD変換器の変
換器出力のうちの下位ビツトとなる。つまりこれ
ら両方のレジスタの出力を合成して所望のビツト
数の変換出力が得られる。また第３図において、
LE１，LE２、およびLE３は、それぞれレジス
タ７１，７２及び７３のラツチ制御装置であり、
第３図では論理“１”から“０”へ変わるところ
でラツチされるものとしている。さらに第３図で
は、ADCの変換の状態を示すADC１、ADC２に
ついては論理“１”でAD変換が行なわれている
状態を示した。
上記第１の実施例では２個のサンプルホールド
回路を用いる例を示したが、サンプルホールド回
路を３個用いても同様の動作を行なわせることが
できる。その実施例を第４図に、またそのタイム
チヤートを第５図に示す。Ｓ／Ｈは第１の実施例
の場合と同様に制御信号の論理“１”でサンプル
モードとなり、ASWは制御信号の論理“１”で
閉となるものとしている。まずＳ／Ｈ５１が制御
信号φH1によりサンプルからホールドモードにな
るとASW８１１が制御信号φS11により閉となり、
ADC１にＳ／Ｈ５１の出力が接続され、ADC１
はＳ／Ｈ５１に保持されたアナログ入力信号を
AD変換する。このとき、Ｓ／Ｈ５２は制御信号
φH2によりサンプルモードとなつており、次のア
ナログ入力信号をサンプルしている。Ｓ／Ｈ５１
に保持されたアナログ入力信号の上位ビツトの
AD変換が終了するとASWが切り換わり、ASW
８１２が制御信号φS12により閉となり、ADC１
にはＳ／Ｈ５２の出力が接続され、ADC１は
Ｓ／Ｈ５２に保持された次のサンプル値について
上位ビツトのAD変換を開始する。このとき、最
初にAD変換された値はレジスタ７１にラツチさ
れており、上位ビツトについてDA変換がDAC３
により行なわれ、ASW８２１により接続されて
いるＳ／Ｈ５１に保持されている値との差が引き
算器４により求められ、さらにADC２により下
位ビツトのAD変換が行なわれる。このように第
１の実施例と同様に進行波形の動作により高速の
AD変換が可能となる。ここで第１の実施例と異
なるところは、Ｓ／Ｈが３個あるため、サンプリ
ング時間を第１の実施例に比べてさらに長く取る
ことができることである。これは、精度、速度を
維持する上で困難が伴なうサンプルホールドの回
路設計上、大きな利点となる。ここでは、Ｓ／Ｈ
回路が３個の場合について述べたが、それ以上の
場合についても同様の動作を行なわせ得ることは
明らかである。
回路を用いる例を示したが、サンプルホールド回
路を３個用いても同様の動作を行なわせることが
できる。その実施例を第４図に、またそのタイム
チヤートを第５図に示す。Ｓ／Ｈは第１の実施例
の場合と同様に制御信号の論理“１”でサンプル
モードとなり、ASWは制御信号の論理“１”で
閉となるものとしている。まずＳ／Ｈ５１が制御
信号φH1によりサンプルからホールドモードにな
るとASW８１１が制御信号φS11により閉となり、
ADC１にＳ／Ｈ５１の出力が接続され、ADC１
はＳ／Ｈ５１に保持されたアナログ入力信号を
AD変換する。このとき、Ｓ／Ｈ５２は制御信号
φH2によりサンプルモードとなつており、次のア
ナログ入力信号をサンプルしている。Ｓ／Ｈ５１
に保持されたアナログ入力信号の上位ビツトの
AD変換が終了するとASWが切り換わり、ASW
８１２が制御信号φS12により閉となり、ADC１
にはＳ／Ｈ５２の出力が接続され、ADC１は
Ｓ／Ｈ５２に保持された次のサンプル値について
上位ビツトのAD変換を開始する。このとき、最
初にAD変換された値はレジスタ７１にラツチさ
れており、上位ビツトについてDA変換がDAC３
により行なわれ、ASW８２１により接続されて
いるＳ／Ｈ５１に保持されている値との差が引き
算器４により求められ、さらにADC２により下
位ビツトのAD変換が行なわれる。このように第
１の実施例と同様に進行波形の動作により高速の
AD変換が可能となる。ここで第１の実施例と異
なるところは、Ｓ／Ｈが３個あるため、サンプリ
ング時間を第１の実施例に比べてさらに長く取る
ことができることである。これは、精度、速度を
維持する上で困難が伴なうサンプルホールドの回
路設計上、大きな利点となる。ここでは、Ｓ／Ｈ
回路が３個の場合について述べたが、それ以上の
場合についても同様の動作を行なわせ得ることは
明らかである。
上記２つの実施例は前段、後段との２段の
ADCで構成した例であるが、さらに多段に構成
した場合にも同様にサンプルホールド回路とアナ
ログスイツチとの組合せにより直並列AD変換器
を実現できる。その一例として３段で構成した例
を第６図に示し、そのタイムチヤートを第７図に
示す。５１〜５３はＳ／Ｈ、８１１〜８１３，８
２１〜８２３，８３１〜８３３はASWである。
動作は上記第１、第２の実施例と同様であるが、
まずＳ／Ｈ５１でサンプルされ、ホールドされた
入力信号は、ASW８１１が閉となることにより
ADC１１に接続され、上位ビツトのAD変換が行
なわれる。その値はレジスタ７１にラツチされ、
DAC３１でDA変換され、ASW８２１が閉とす
ることにより、引き算器４１で入力信号との差が
取られる。このDA変換が行なわれている間に、
ASW８１１は開、ASW８１２は閉となり、
ADC１１はＳ／Ｈ５２でサンプル、ホールドさ
れた次の入力信号をAD変換する。一方引き算器
４１で得られた差信号は第２のADC１２により
中位のビツトに対応するAD変換を行ない、その
デジタル出力はレジスタ７３にラツチされる。２
つのADC１１とADC１２で得られたデジタル値
は第２のDAC３２にそれぞれのビツトに対応し
て入力され、上位および中位ビツトのAD変換結
果に対するDA変換が行なわれる。そのDAC３２
の出力とＳ／Ｈ５１にホールドされている入力信
号との差を引き算器４２でとり、その差出力を第
３のADC１３により下位ビツトのAD変換を行な
うものである。この間、第２のADC１２は次の
差出力についてAD変換を行なつており、このよ
うにして順次AD変換結果がレジスタ７４，７
５，７６を通して、進行波形として得られるもの
である。第７図に示したタイムチヤートでは、第
１、第２の実施例におけるそれと同じようにＳ／
Ｈ制御信号φH1〜φH3は論理“１”でサンプル状態
を示し、ASW制御信号φSA1〜φSA3，φSB1〜φSB3，
φSC1〜φSC3は論理“１”で閉、“０”で開を示し
てある。また、ラツチ制御信号LE１〜LE６、お
よびADCの変換の状態を示すADC１１，ADC１
２，ADC１３については第１、第２の実施例の
それらと同じように記してある。以上は３段の場
合について述べたが、Ｓ／ＨおよびASWの数を
増やせば同様にしてさらに多段の構成も可能であ
る。
ADCで構成した例であるが、さらに多段に構成
した場合にも同様にサンプルホールド回路とアナ
ログスイツチとの組合せにより直並列AD変換器
を実現できる。その一例として３段で構成した例
を第６図に示し、そのタイムチヤートを第７図に
示す。５１〜５３はＳ／Ｈ、８１１〜８１３，８
２１〜８２３，８３１〜８３３はASWである。
動作は上記第１、第２の実施例と同様であるが、
まずＳ／Ｈ５１でサンプルされ、ホールドされた
入力信号は、ASW８１１が閉となることにより
ADC１１に接続され、上位ビツトのAD変換が行
なわれる。その値はレジスタ７１にラツチされ、
DAC３１でDA変換され、ASW８２１が閉とす
ることにより、引き算器４１で入力信号との差が
取られる。このDA変換が行なわれている間に、
ASW８１１は開、ASW８１２は閉となり、
ADC１１はＳ／Ｈ５２でサンプル、ホールドさ
れた次の入力信号をAD変換する。一方引き算器
４１で得られた差信号は第２のADC１２により
中位のビツトに対応するAD変換を行ない、その
デジタル出力はレジスタ７３にラツチされる。２
つのADC１１とADC１２で得られたデジタル値
は第２のDAC３２にそれぞれのビツトに対応し
て入力され、上位および中位ビツトのAD変換結
果に対するDA変換が行なわれる。そのDAC３２
の出力とＳ／Ｈ５１にホールドされている入力信
号との差を引き算器４２でとり、その差出力を第
３のADC１３により下位ビツトのAD変換を行な
うものである。この間、第２のADC１２は次の
差出力についてAD変換を行なつており、このよ
うにして順次AD変換結果がレジスタ７４，７
５，７６を通して、進行波形として得られるもの
である。第７図に示したタイムチヤートでは、第
１、第２の実施例におけるそれと同じようにＳ／
Ｈ制御信号φH1〜φH3は論理“１”でサンプル状態
を示し、ASW制御信号φSA1〜φSA3，φSB1〜φSB3，
φSC1〜φSC3は論理“１”で閉、“０”で開を示し
てある。また、ラツチ制御信号LE１〜LE６、お
よびADCの変換の状態を示すADC１１，ADC１
２，ADC１３については第１、第２の実施例の
それらと同じように記してある。以上は３段の場
合について述べたが、Ｓ／ＨおよびASWの数を
増やせば同様にしてさらに多段の構成も可能であ
る。
本発明によれば直並列形AD変換器を遅延回路
を必要としないで実現できるため、遅延回路使用
に伴なう大きな駆動電力、調整の手間の軽減が図
れ、信号の歪がなくなることから高精度ADCの
実現が可能となる。さらに、遅延回路は一般に同
軸ケーブルやLC回路などが用いられるが、これ
らはLC化には向かない。本発明では、これらを
用いないことからLC化にとつてもその効果は大
きい。
を必要としないで実現できるため、遅延回路使用
に伴なう大きな駆動電力、調整の手間の軽減が図
れ、信号の歪がなくなることから高精度ADCの
実現が可能となる。さらに、遅延回路は一般に同
軸ケーブルやLC回路などが用いられるが、これ
らはLC化には向かない。本発明では、これらを
用いないことからLC化にとつてもその効果は大
きい。
第１図は従来の直並列AD変換器を説明する
図、第２図は本発明の第１の実施例を示す構成
図、第３図は第２図の実施例のタイムチヤート、
第４図は本発明の第２の実施例を示す構成図、第
５図は第４図の実施例のタイムチヤート、第６図
は本発明の第３の実施例を示す構成図、第７図は
第６図の実施例のタイムチヤートである。 １，２，１１，１２，１３……AD変換器、
３，３１，３２……DA変換器、５，５１，５
２，５３……サンプルホールド回路、８１１，８
１２，８１３，８２１，８２２，８２３，８３
１，８３２，８３３……アナログスイツチ。
図、第２図は本発明の第１の実施例を示す構成
図、第３図は第２図の実施例のタイムチヤート、
第４図は本発明の第２の実施例を示す構成図、第
５図は第４図の実施例のタイムチヤート、第６図
は本発明の第３の実施例を示す構成図、第７図は
第６図の実施例のタイムチヤートである。 １，２，１１，１２，１３……AD変換器、
３，３１，３２……DA変換器、５，５１，５
２，５３……サンプルホールド回路、８１１，８
１２，８１３，８２１，８２２，８２３，８３
１，８３２，８３３……アナログスイツチ。
Claims (1)
- 【特許請求の範囲】 １ アナログ入力信号をデイジタル信号に変換し
て変換器出力の上位ビツトとするための第１のア
ナログ・デイジタル変換手段と、該第１のアナロ
グ・デイジタル変換手段の出力を再びアナログ信
号に変換し、上記アナログ入力信号との差を求め
る演算手段と、該演算手段の出力をデイジタル信
号に変換して変換器出力の下位ビツトとするため
の第２のアナログ・デイジタル変換手段とを有
し、上記第１、第２のアナログ・デイジタル変換
手段の出力を合成して変換器出力とするアナロ
グ・デイジタル変換器において、上記アナログ入
力信号を位相の異なるタイミングで順次サンプ
ル・ホールドして複数のホールド出力を得る複数
のサンプル・ホールド手段と、該複数のホールド
出力を順次切換えて上記第１のアナログ・デイジ
タル変換手段に順次接続する第１の切換手段と、
上記複数のホールド出力を順次切換えて上記演算
手段に順次接続する第２の切換手段とを有し、上
記第２の切換手段が一つのホールド出力を選択し
て上記演算手段に接続し、もつて上記演算手段が
該一つのホールド出力に対応した上記第１のアナ
ログ・デイジタル変換手段の出力を再びアナログ
信号に変換した値と接続されたホールド出力との
差を求めている期間中に、上記第１の切換手段は
別のホールド出力を上記第１のアナログ・デイジ
タル変換手段に接続することを特徴とするアナロ
グ・デイジタル変換器。 ２ 上記第１、第２のアナログ・デイジタル変換
手段の出力をそれぞれ順次ラツチし、もつて一つ
のホールド出力に対応する上記変換器出力の上位
ビツトと上記変換器出力の下位ビツトとが同一期
間内に保持されるレジスタ手段をさらに有するこ
とを特徴とする特許請求の範囲第１項に記載のア
ナログ・デイジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10834882A JPS58225724A (ja) | 1982-06-25 | 1982-06-25 | アナログ・デイジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10834882A JPS58225724A (ja) | 1982-06-25 | 1982-06-25 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58225724A JPS58225724A (ja) | 1983-12-27 |
| JPH0354490B2 true JPH0354490B2 (ja) | 1991-08-20 |
Family
ID=14482420
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10834882A Granted JPS58225724A (ja) | 1982-06-25 | 1982-06-25 | アナログ・デイジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58225724A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4733217A (en) * | 1986-05-08 | 1988-03-22 | Rca Corporation | Subranging analog to digital converter |
| JPH02257719A (ja) * | 1989-03-30 | 1990-10-18 | Canon Inc | アナログデジタル変換器 |
| JPH0418815A (ja) * | 1990-05-14 | 1992-01-23 | Nec Corp | 直並列型アナログ／デジタル変換器とその駆動方法 |
| US8248289B2 (en) * | 2010-08-25 | 2012-08-21 | Texas Instruments Incorporated | Power and area efficient interleaved ADC |
-
1982
- 1982-06-25 JP JP10834882A patent/JPS58225724A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58225724A (ja) | 1983-12-27 |
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