JPH02257719A - アナログデジタル変換器 - Google Patents
アナログデジタル変換器Info
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- JPH02257719A JPH02257719A JP7656289A JP7656289A JPH02257719A JP H02257719 A JPH02257719 A JP H02257719A JP 7656289 A JP7656289 A JP 7656289A JP 7656289 A JP7656289 A JP 7656289A JP H02257719 A JPH02257719 A JP H02257719A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、直並列型のアナログデジタル変換器（以下ｒ
ＡＤ変換器Ｊという）に関するものである。
ＡＤ変換器Ｊという）に関するものである。
第８図は従来の直並列型ＡＤ変換器のブロック図、第９
図はそのタイミングチャートである。
図はそのタイミングチャートである。
第８図において、１は入力アナログ電圧をサンプルホー
ルドするサンプルホールド回路、２は回路１でサンプル
ホールドされたアナログ電圧を粗くアナログデジタル変
換（以下ｒＡＤ変換」という）する第１のＡＤ変換器、
３はＡＤ変換器２の・１１力をラッチするラッチ回路、
４は第１のＡＤ変換器２の変換結果を７Ｊｆびアナログ
電ツノ；に戻すデジタルアナログ変換器（以下ｒＤＡ変
換器」という）、６はサンプルホールド回路５で保持さ
れた電圧からＤＡ変換器４の出力を引く演算回路、７は
演算回路６の出力を細かくＡＤ変換する第２のＡＤ変換
器、８はＡＤ変換器７の出力をラッチするラッチ回路、
９は第１のＡＤ変換器２のラッチされた出力と第２のＡ
Ｄ変換器７のラッチされた出力を合成し、高精度（多ビ
ット）の出力デジタルデータを生成するレジスタ、１０
はＡ Ｄ ｆＩｊｌ！Ｗ全体を動作させるための同期ク
ロック発生回路である。
ルドするサンプルホールド回路、２は回路１でサンプル
ホールドされたアナログ電圧を粗くアナログデジタル変
換（以下ｒＡＤ変換」という）する第１のＡＤ変換器、
３はＡＤ変換器２の・１１力をラッチするラッチ回路、
４は第１のＡＤ変換器２の変換結果を７Ｊｆびアナログ
電ツノ；に戻すデジタルアナログ変換器（以下ｒＤＡ変
換器」という）、６はサンプルホールド回路５で保持さ
れた電圧からＤＡ変換器４の出力を引く演算回路、７は
演算回路６の出力を細かくＡＤ変換する第２のＡＤ変換
器、８はＡＤ変換器７の出力をラッチするラッチ回路、
９は第１のＡＤ変換器２のラッチされた出力と第２のＡ
Ｄ変換器７のラッチされた出力を合成し、高精度（多ビ
ット）の出力デジタルデータを生成するレジスタ、１０
はＡ Ｄ ｆＩｊｌ！Ｗ全体を動作させるための同期ク
ロック発生回路である。
そして、サンプルホールド回路１は、Ｈｉｇｈレヘルレ
ベンプリングし、Ｌｏｗレベルの間そのサンプリングし
た電圧を保持するように構成され、第１のＡＤ変換器２
．第２のＡＤ変換器７及びそれらのラッチ回路３，８は
、同期クロック発生回路ｌＯからのパルスの立上りエツ
ジで動作するように構成されている。
ベンプリングし、Ｌｏｗレベルの間そのサンプリングし
た電圧を保持するように構成され、第１のＡＤ変換器２
．第２のＡＤ変換器７及びそれらのラッチ回路３，８は
、同期クロック発生回路ｌＯからのパルスの立上りエツ
ジで動作するように構成されている。
以上の構成で、第９図に示すタイミングで動作し５入力
アナログ電圧を第１のＡＤ変変換子粗くＡＤ変換し、そ
の変換結果をＤＡ変換器４でデジタルアナログ変換（以
下ｒＤＡＤ換」という）し、その変換結果をサンプルホ
ールド回路１の出力から引く演算を演算回路６で行い、
演算回路６の出力を第２のＡＤ変換ＰＪ７で細か＜ＡＤ
変換する。そして、第１のＡＤ変換器２の変換結果と第
２のＡＤｆＤ器７の変換結果をレジスタ９で合成し、出
力デジタルデータが得られる。
アナログ電圧を第１のＡＤ変変換子粗くＡＤ変換し、そ
の変換結果をＤＡ変換器４でデジタルアナログ変換（以
下ｒＤＡＤ換」という）し、その変換結果をサンプルホ
ールド回路１の出力から引く演算を演算回路６で行い、
演算回路６の出力を第２のＡＤ変換ＰＪ７で細か＜ＡＤ
変換する。そして、第１のＡＤ変換器２の変換結果と第
２のＡＤｆＤ器７の変換結果をレジスタ９で合成し、出
力デジタルデータが得られる。
しかしながら、従来例においては、第１のＡＤ変換器２
がそのＡＤ変換動作を完了し、上位ビットをエンコード
レラッチした後、直ちに次のＡＤ変換動作に入ることが
できないため、個々のＡＤ変換器の変換速度を充分に活
用できなかった。
がそのＡＤ変換動作を完了し、上位ビットをエンコード
レラッチした後、直ちに次のＡＤ変換動作に入ることが
できないため、個々のＡＤ変換器の変換速度を充分に活
用できなかった。
即ち、ＤＡ変換器４のＤＡ変換動作と第２のＡＤ変換器
７のＡＤ変換動作及び下位ビットのエンコード、ラッチ
が完Ｙするまでは、サンプルホールド回路ｌに保持され
ているアナログ電圧が先回ＡＤ変換した時の値のままの
ため、第１のＡＤ変換器２のＡＤ変換動作は意味がない
。また、第２のＡＤ変換器７のＡＤ変換動作が終了する
まではアナログ電圧をサンプリングしなおすこともでき
ない。このことは、各ＡＤ変換器２，７がｉ＋能な変換
速度に対して約％の速度での変換動作をさせていること
に相当する。即ち、−・方のＡＤ変換器が変換動作をし
ている間は他方のＡＤ変換器は変換動作を休止している
ことになる。
７のＡＤ変換動作及び下位ビットのエンコード、ラッチ
が完Ｙするまでは、サンプルホールド回路ｌに保持され
ているアナログ電圧が先回ＡＤ変換した時の値のままの
ため、第１のＡＤ変換器２のＡＤ変換動作は意味がない
。また、第２のＡＤ変換器７のＡＤ変換動作が終了する
まではアナログ電圧をサンプリングしなおすこともでき
ない。このことは、各ＡＤ変換器２，７がｉ＋能な変換
速度に対して約％の速度での変換動作をさせていること
に相当する。即ち、−・方のＡＤ変換器が変換動作をし
ている間は他方のＡＤ変換器は変換動作を休止している
ことになる。
本発明は、この無駄をなくし、各ＡＤ変換惺の変換速度
を生かすことのできる直並列型ＡＤ変換器を得ることを
［−１的とするものである。
を生かすことのできる直並列型ＡＤ変換器を得ることを
［−１的とするものである。
（課題を解決するための手段）
前記目的を達成するため、本発明では、第２のＡＤ変換
器への入力アナログ電圧の入力部に、専用のサンプルホ
ールド回路を設けるもので、詳しくは、ＡＤ変換器をつ
ぎの（１）、（２）のとおりに構成するものである。
器への入力アナログ電圧の入力部に、専用のサンプルホ
ールド回路を設けるもので、詳しくは、ＡＤ変換器をつ
ぎの（１）、（２）のとおりに構成するものである。
（１）入力アナログ電圧を第１のアナログデジタル変換
器で粗くアナログデジタル変換器その変換結果をデジタ
ルアナログ変換し、そのアナログ変換結果と入力アナロ
グ電圧との差を第２のアナログデジタル変換器で細かく
アナログデジタル変換して、第１のアナログデジタル変
換器の変換結果と第２のアナログデジタル変換器の変換
結果より出力デジタルデータを生成するアナログデジタ
ル変換器であって、第２のアナログデジタル変換器への
入力アナログ電圧の入力部に、専用のサンプルホールド
回路を設けたアナログデジタル変換器。
器で粗くアナログデジタル変換器その変換結果をデジタ
ルアナログ変換し、そのアナログ変換結果と入力アナロ
グ電圧との差を第２のアナログデジタル変換器で細かく
アナログデジタル変換して、第１のアナログデジタル変
換器の変換結果と第２のアナログデジタル変換器の変換
結果より出力デジタルデータを生成するアナログデジタ
ル変換器であって、第２のアナログデジタル変換器への
入力アナログ電圧の入力部に、専用のサンプルホールド
回路を設けたアナログデジタル変換器。
（２）前記（１）において、第２のアナログデジタル変
換器に専用のサンプルホールド回路に、入力アナログ電
圧を直接供給するように構成し、かつ第１のアナログデ
ジタル変換器の変換結果をデジタルアナログ変換するデ
ジタルアナログ変換器の出力側に、その出力レベルを第
１のアナログデジタル変換器の％し５８分だけ下げるレ
ベルシフタを接続したアナログデジタル変換器。
換器に専用のサンプルホールド回路に、入力アナログ電
圧を直接供給するように構成し、かつ第１のアナログデ
ジタル変換器の変換結果をデジタルアナログ変換するデ
ジタルアナログ変換器の出力側に、その出力レベルを第
１のアナログデジタル変換器の％し５８分だけ下げるレ
ベルシフタを接続したアナログデジタル変換器。
（作用）
前記（１）、（２）の構成により、出力デジタルデータ
な生成する前に、第１のＡＤｆＤ器か次回のＡＤ変換動
作を行い、これに伴い第２のＡＤ変換器のＡＤ変換動作
時期も早くなる。
な生成する前に、第１のＡＤｆＤ器か次回のＡＤ変換動
作を行い、これに伴い第２のＡＤ変換器のＡＤ変換動作
時期も早くなる。
前記（２）の構成によれば、更に、第１のＡＤ変換器の
変換中における入力アナログ電圧の変化分を含んだ出力
デジタルデータを出力する。
変換中における入力アナログ電圧の変化分を含んだ出力
デジタルデータを出力する。
（実施例）
以下本発明を実施例により説明する。
第１図は本発明の第１実施例であるＡＤ変換器のブロッ
ク図であり、第２図は同実施例のタイミングチャートで
ある。
ク図であり、第２図は同実施例のタイミングチャートで
ある。
本実施例は、第１図に示すように、第２のＡＤ変換器７
への入力アナログ電圧の入力部に専用のサンプルホール
ド回路５を設けている点で、第８図に示す従来例と相違
する。このサンプルホールド回路５もサンプルホールド
回路１と同様に、Ｈｉｇｈレベルでサンプリングし、Ｌ
ｏｗレベルの間そのサンプリングした電圧を保持するよ
うに構成されている。
への入力アナログ電圧の入力部に専用のサンプルホール
ド回路５を設けている点で、第８図に示す従来例と相違
する。このサンプルホールド回路５もサンプルホールド
回路１と同様に、Ｈｉｇｈレベルでサンプリングし、Ｌ
ｏｗレベルの間そのサンプリングした電圧を保持するよ
うに構成されている。
ブロック図上の、その他の構成は、従来例と同はであり
、ここでの説明は省略する。
、ここでの説明は省略する。
次に、第２図を参照し、本実施例の構成、動作を説明す
る。
る。
サンプルホールド回路１は、時刻ｔ。−ｔｌの間の第！
のＳ／Ｈの正パルスで入力アナログ電圧をサンプリング
し、時刻ｔ、〜ｔ５の間その電圧を保持する。時刻ｔ２
ではその保持している電圧を第１のＡＤ変換器２でＡＤ
変換し、変換されたデジタルデータを時刻ｔ３でラッチ
３によりラッチする。又、これらの動作と並行して、第
２のサンプルホールド回路５に正のパルスを供給しく第
１のＡＤ変換器のラッチ（ｔ３）から１クロック期間の
間（１４まで）正パルスを供給している）第１のサンプ
ルホールド回路１が次のアナログデータのサンプルホー
ルド動作をすることができる様にしている。第１のＡＤ
変換器２のデジタルデータのラッチと第２のサンプルホ
ールド回路５のサンプルホールド動作が終了すれば、第
１のサンプルホールド回路１と第１のＡＤ変換器２は、
ＤＡ変換Ｐ！！４や第２のＡＤ変換器７の動作状態にか
かわりなく次のデータの取り込み、ＡＤ変換に移行する
ことができる（ただし、第１のＡＤ変換Ｐ！！２の出力
データは訂回の全体の読出しが終了するまでラッチでき
ない）。
のＳ／Ｈの正パルスで入力アナログ電圧をサンプリング
し、時刻ｔ、〜ｔ５の間その電圧を保持する。時刻ｔ２
ではその保持している電圧を第１のＡＤ変換器２でＡＤ
変換し、変換されたデジタルデータを時刻ｔ３でラッチ
３によりラッチする。又、これらの動作と並行して、第
２のサンプルホールド回路５に正のパルスを供給しく第
１のＡＤ変換器のラッチ（ｔ３）から１クロック期間の
間（１４まで）正パルスを供給している）第１のサンプ
ルホールド回路１が次のアナログデータのサンプルホー
ルド動作をすることができる様にしている。第１のＡＤ
変換器２のデジタルデータのラッチと第２のサンプルホ
ールド回路５のサンプルホールド動作が終了すれば、第
１のサンプルホールド回路１と第１のＡＤ変換器２は、
ＤＡ変換Ｐ！！４や第２のＡＤ変換器７の動作状態にか
かわりなく次のデータの取り込み、ＡＤ変換に移行する
ことができる（ただし、第１のＡＤ変換Ｐ！！２の出力
データは訂回の全体の読出しが終了するまでラッチでき
ない）。
次に、第２のサンプルホールド回路５のサンプル動作の
完了とほぼ同時（ｔ４）に第１のＡＤ変換器２の変換結
果に相当するアナログ電圧がＤＡ変換器４から出力され
ているので、次のタイミングｔ６では第２のＡＤ変ｔｉ
器７による下位ビットのＡＤ変換が行われる。なお、ア
ナログ演算回路６のデイレイ時間とＤＡ変換器４の変換
時間（セトリングタイム）は、両方合計してｔ４〜ｔ６
の時間におさまる様に構成する。第２のＡＤ変換器７の
変換結果を時刻上〇でラッチ８にラッチし、時刻ｔ７に
は上位ビットと合成した全データが出力レジスタ９から
読み出される。
完了とほぼ同時（ｔ４）に第１のＡＤ変換器２の変換結
果に相当するアナログ電圧がＤＡ変換器４から出力され
ているので、次のタイミングｔ６では第２のＡＤ変ｔｉ
器７による下位ビットのＡＤ変換が行われる。なお、ア
ナログ演算回路６のデイレイ時間とＤＡ変換器４の変換
時間（セトリングタイム）は、両方合計してｔ４〜ｔ６
の時間におさまる様に構成する。第２のＡＤ変換器７の
変換結果を時刻上〇でラッチ８にラッチし、時刻ｔ７に
は上位ビットと合成した全データが出力レジスタ９から
読み出される。
次に、これら第２のＡＤ変換器７周りの処理がなされて
いる期間中°（ｔ４〜１７）の第１のサンプルホールド
回路ｌ及び第１のＡＤ変換器２の動作について説明する
。
いる期間中°（ｔ４〜１７）の第１のサンプルホールド
回路ｌ及び第１のＡＤ変換器２の動作について説明する
。
時刻ｔ５〜１．では第１のサンプルホールド回路１は次
のサンプル動作を行っている。次に時刻ｔ７では第１の
ＡＤ変換ＰＪ２の変換動作を行う。
のサンプル動作を行っている。次に時刻ｔ７では第１の
ＡＤ変換ＰＪ２の変換動作を行う。
これ以降の動作は、前記時刻ｔ３以降と同じである。
なお、第２のサンプルホールド回路５においては、サン
プルツーホールドオフセットを第２のＡＤ変換器７の’
ｐ４ Ｌ Ｓ Ｂ （ｌｅａｓｔ ５１ｇｎ１ｆｉｃａ
ｎｔ ｂｉｔ：最下位ビットＬ以下にする様に構成する
必要があることはもちろんである。
プルツーホールドオフセットを第２のＡＤ変換器７の’
ｐ４ Ｌ Ｓ Ｂ （ｌｅａｓｔ ５１ｇｎ１ｆｉｃａ
ｎｔ ｂｉｔ：最下位ビットＬ以下にする様に構成する
必要があることはもちろんである。
次に、本発明の第２実施例のＡＤ変換器を説明する。
第３図は本実施例のブロック図であり、第４図は本実施
例のタイミングチャートである。
例のタイミングチャートである。
本実施例では第１実施例と異なる部分のみ説明する。構
成としては、ＤＡ変換Ｗ４の出力側にサンプルホールド
回路１１が付加された点と第１のＡＤ変換器２のラッチ
が２段構成（但し２段目は読出し川のデジタルデータと
しての利用のみ）になっている点が異なる。
成としては、ＤＡ変換Ｗ４の出力側にサンプルホールド
回路１１が付加された点と第１のＡＤ変換器２のラッチ
が２段構成（但し２段目は読出し川のデジタルデータと
しての利用のみ）になっている点が異なる。
先ず２つのラッチ回路３．１２（サンプルホールドはア
ナログラッチと考える）を設ける理由を説明する。第１
実施例においては、第１のＡＤ変換器２の出力ラッチ３
のデータが読出しレジスタ９に読み出されるまで、ラッ
チ３で曲回のデータを保持する必要があるために、第１
のＡＤ変換器２の次回のＡＤ変換及びラッチの開始タイ
ミングが制限されている。即ち、サンプリングレートの
上限がＡＤ変換器の速度以外の所で制限されていること
になる。これを改善し第１のＡＤ変換器２、ＤＡ変換器
４及び第２のＡＤ変換器７の変換速度を上限まで利用す
ることにある。
ナログラッチと考える）を設ける理由を説明する。第１
実施例においては、第１のＡＤ変換器２の出力ラッチ３
のデータが読出しレジスタ９に読み出されるまで、ラッ
チ３で曲回のデータを保持する必要があるために、第１
のＡＤ変換器２の次回のＡＤ変換及びラッチの開始タイ
ミングが制限されている。即ち、サンプリングレートの
上限がＡＤ変換器の速度以外の所で制限されていること
になる。これを改善し第１のＡＤ変換器２、ＤＡ変換器
４及び第２のＡＤ変換器７の変換速度を上限まで利用す
ることにある。
第４図を参照しながら第２実施例の動作を説明する。時
刻ｔ０〜ｔ１に第１のサンプルホールド回路１でサンプ
ルホールドし、次に時刻ｔ２に第１のＡＤ変換器２でサ
ンプルホールドした電圧をＡＤ変換し、時刻ｔ３には第
１のラッチ３でラッチをする。次にＤＡ変換器４でＤＡ
変換を行い（ｔ４）、この変換結果を第３のサンプルホ
ールド回路１１でサンプルホールドする（１４〜ｔｓ）
。第１実施例と同様にこの間並行して第２のサンプルホ
ールド回路５によって入力のアナログ電圧π圧をさらに
サンプルホールドする（この例ではｔ２〜ｔ３）。これ
らの２つの電圧（第３のサンプルホールド回路１１でホ
ールドされたＤＡ変換器４の出力電圧と、第１のサンプ
ルホールド回路ｌでホールドされ、さらに第２のサンプ
ルホールド回路５でホールドされた入力の電圧）の差を
第２のＡＤ変換器７でＡＤ変換する（ｔ６）。この変換
結果をラッチ８でラッチしくｔ７）、レジスタ９で上位
ビットと合成し、その値を読み出す（ｔａ ）。
刻ｔ０〜ｔ１に第１のサンプルホールド回路１でサンプ
ルホールドし、次に時刻ｔ２に第１のＡＤ変換器２でサ
ンプルホールドした電圧をＡＤ変換し、時刻ｔ３には第
１のラッチ３でラッチをする。次にＤＡ変換器４でＤＡ
変換を行い（ｔ４）、この変換結果を第３のサンプルホ
ールド回路１１でサンプルホールドする（１４〜ｔｓ）
。第１実施例と同様にこの間並行して第２のサンプルホ
ールド回路５によって入力のアナログ電圧π圧をさらに
サンプルホールドする（この例ではｔ２〜ｔ３）。これ
らの２つの電圧（第３のサンプルホールド回路１１でホ
ールドされたＤＡ変換器４の出力電圧と、第１のサンプ
ルホールド回路ｌでホールドされ、さらに第２のサンプ
ルホールド回路５でホールドされた入力の電圧）の差を
第２のＡＤ変換器７でＡＤ変換する（ｔ６）。この変換
結果をラッチ８でラッチしくｔ７）、レジスタ９で上位
ビットと合成し、その値を読み出す（ｔａ ）。
このように、第１のＡＤ変換器２のＡＤ変換の結果は第
１のラッチ３でラッチされた後、デジタルデータとして
は第２のラッチ１２で再ラツチされ（ｔｓ）、アナログ
データとしては第３のサンプルホールド回路１１で保存
（ｔｓ）されており、また、入力のアナログ電圧は第２
のサンプルホールド回路５で保存（ｔ３）されているた
めに、時刻ｔ６以降は、第１のサンプルホールド回路１
とＡＤ変換器２及び第１のラッチ回路３は、他の回路に
無関係に動作させることができる。
１のラッチ３でラッチされた後、デジタルデータとして
は第２のラッチ１２で再ラツチされ（ｔｓ）、アナログ
データとしては第３のサンプルホールド回路１１で保存
（ｔｓ）されており、また、入力のアナログ電圧は第２
のサンプルホールド回路５で保存（ｔ３）されているた
めに、時刻ｔ６以降は、第１のサンプルホールド回路１
とＡＤ変換器２及び第１のラッチ回路３は、他の回路に
無関係に動作させることができる。
第１実施例では、第２のラッチ１２がないために全体の
データを読み出した後でなければ、第１のラッチ３に新
規のデータを取り込むことができなかったが、本実施例
では、全体のデータを読み出すまで第１のＡＤ変換器２
のＡＤ変換したデータは第２のラッ、チ１２に保存され
ているために、全体のデータの読出しく第２のＡＤ変換
器７のＡＤ変換、データラッチ完了後になる）のタイミ
ングに無関係に第１のＡＤ変換器２のＡＤ変換したデー
タを第１のラッチ３に取込むことができる。
データを読み出した後でなければ、第１のラッチ３に新
規のデータを取り込むことができなかったが、本実施例
では、全体のデータを読み出すまで第１のＡＤ変換器２
のＡＤ変換したデータは第２のラッ、チ１２に保存され
ているために、全体のデータの読出しく第２のＡＤ変換
器７のＡＤ変換、データラッチ完了後になる）のタイミ
ングに無関係に第１のＡＤ変換器２のＡＤ変換したデー
タを第１のラッチ３に取込むことができる。
本実施例では時刻ｔ４〜ｔ６で新しい入力アナログデー
タをサンプリングし、時ｆｉｌｌ ｔ ａでＡＤ変換し
、時刻ｔ、で第１のラッチ３にデジタルデータ（上位ビ
ット）を保存している。
タをサンプリングし、時ｆｉｌｌ ｔ ａでＡＤ変換し
、時刻ｔ、で第１のラッチ３にデジタルデータ（上位ビ
ット）を保存している。
この結果、第１実施例では第１のサンプルホールドの時
間間隔が５クロツクであったのが、この第２実施例では
４クロツクに低減できている。
間間隔が５クロツクであったのが、この第２実施例では
４クロツクに低減できている。
また、第２のサンプルホールド回路５と第３のサンプル
ホールド回路１１のサンプルツーホールドオフセットが
同じになる様な構成にしておけば、第１実施例に比較し
てサンプルホールド回路のサンプルツーホールドオフセ
ットの影響は軽減することができる。
ホールド回路１１のサンプルツーホールドオフセットが
同じになる様な構成にしておけば、第１実施例に比較し
てサンプルホールド回路のサンプルツーホールドオフセ
ットの影響は軽減することができる。
続いて、本発明の第３実施例であるＤＡ変換器について
説明する。
説明する。
第５図は本実亦例のブロック図であり、第６図は本実施
例のタイミングチャートである。本実施例においても第
１実施例と異なる部分のみ説明する。構成としては、７
ＪＪ２のサンプルホールド回路５が第１のサンプルホー
ルド回路１によってラッチされた電圧をラッチするので
はなく、入力されたアナログ電圧を直接ラッチする点及
びＤＡ変換器４の出力側に、第１のＡＤ変換器２のＬＳ
Ｂの坏だけアナログ電圧を下げるレベルシフタ１３をは
接続し、該レベルシフタ１３の出力を演算回路６に入力
している点か異なる。
例のタイミングチャートである。本実施例においても第
１実施例と異なる部分のみ説明する。構成としては、７
ＪＪ２のサンプルホールド回路５が第１のサンプルホー
ルド回路１によってラッチされた電圧をラッチするので
はなく、入力されたアナログ電圧を直接ラッチする点及
びＤＡ変換器４の出力側に、第１のＡＤ変換器２のＬＳ
Ｂの坏だけアナログ電圧を下げるレベルシフタ１３をは
接続し、該レベルシフタ１３の出力を演算回路６に入力
している点か異なる。
次に、本実施例の動作を第６図を参照しながら説明する
。先ず時刻ｔ。〜ｔ、に第１のサンプルホールド回路１
で入力アナログ電圧をサンプルホールドしくレベルＡ）
、次に時６１ ｔ ２に第１のＡＤ変換器２でＡＤ変換
する。時刻ｔ３には、ラッチ回路３によってラッチされ
、このデータなりＡ変換器４でＤＡ変換する（ｔ４）。
。先ず時刻ｔ。〜ｔ、に第１のサンプルホールド回路１
で入力アナログ電圧をサンプルホールドしくレベルＡ）
、次に時６１ ｔ ２に第１のＡＤ変換器２でＡＤ変換
する。時刻ｔ３には、ラッチ回路３によってラッチされ
、このデータなりＡ変換器４でＤＡ変換する（ｔ４）。
ラッチ回路３でラッチされた上位ビットのデータは、下
位ビットのデータがＡＤ変換された後、全体データとし
て読み出されるまでラッチ３で保持される。
位ビットのデータがＡＤ変換された後、全体データとし
て読み出されるまでラッチ３で保持される。
この間変化している入力のアナログ電圧をｔ３〜ｔ４期
間で第２のサンプルホールド回路５によってサンプルホ
ールドする（レベルＢ）。このサンプルホールドされた
電圧から、ＤＡ変換器４の出力よりＡＤ変換器２の４Ｌ
ＳＢだけ下げた出力（第６図のシフトされたＤＡ出力）
を引いた電圧を、第２のＡＤ変換器７でＡＤ変換する（
ｔ５）。このＡＤ変換の結果をラッチ８でラッチし、こ
れを上位ビットのデータとレジスタ９で合成して全体の
データとして読み出す（ｔ７）。
間で第２のサンプルホールド回路５によってサンプルホ
ールドする（レベルＢ）。このサンプルホールドされた
電圧から、ＤＡ変換器４の出力よりＡＤ変換器２の４Ｌ
ＳＢだけ下げた出力（第６図のシフトされたＤＡ出力）
を引いた電圧を、第２のＡＤ変換器７でＡＤ変換する（
ｔ５）。このＡＤ変換の結果をラッチ８でラッチし、こ
れを上位ビットのデータとレジスタ９で合成して全体の
データとして読み出す（ｔ７）。
本実施例の特徴は、第２のＡＤ変換器７で下位ビットを
ＡＤ変換するときまでの入力のアナログ電圧の変化が（
完全にではないが）抽出できる点にある。第６図におい
て、ハツチングを施した範囲が下位ビットのＡＤ変換器
７のダイナミックレンジ（変換可能範囲）であるので、
ここで説明したように第１のサンプルホールドから第２
のサンプルホールドまでの入力アナログ電圧の変化量が
前記第２のＡＤ変換器７のダイナミックレンジを超える
様な場合は、下位ビットをすべてセットした値しかとれ
ないが、それ以下の変化に対しては、第２のサンプルホ
ールドの時刻までの入力アナログ電圧の変化を検出し変
換することができる。
ＡＤ変換するときまでの入力のアナログ電圧の変化が（
完全にではないが）抽出できる点にある。第６図におい
て、ハツチングを施した範囲が下位ビットのＡＤ変換器
７のダイナミックレンジ（変換可能範囲）であるので、
ここで説明したように第１のサンプルホールドから第２
のサンプルホールドまでの入力アナログ電圧の変化量が
前記第２のＡＤ変換器７のダイナミックレンジを超える
様な場合は、下位ビットをすべてセットした値しかとれ
ないが、それ以下の変化に対しては、第２のサンプルホ
ールドの時刻までの入力アナログ電圧の変化を検出し変
換することができる。
なお、ＡＤ変換ｊａ２は、サンプルホールド回路１で保
持している入力アナログ電圧（レベルＡ）のうちＬＳＢ
以下の電圧はＡＤ変換できないから、ＤＡ変換器４の出
力はレベルＡよりその変換できない電圧分だけ低い。し
たがって、ハツチング部の最低゛レベルは、レベルＡよ
り１／２ＬＳＢ〜１１／２ＬＳＢだけ低い。
持している入力アナログ電圧（レベルＡ）のうちＬＳＢ
以下の電圧はＡＤ変換できないから、ＤＡ変換器４の出
力はレベルＡよりその変換できない電圧分だけ低い。し
たがって、ハツチング部の最低゛レベルは、レベルＡよ
り１／２ＬＳＢ〜１１／２ＬＳＢだけ低い。
又、第２のサンプルホールド回路５に入力アナログ電圧
を直接供給しただけでは５入力アナログ電圧が第１のＡ
Ｄ変換器２の動作中に低下したとき、第２のＡＤ変換器
７の入力が負となって変換器７が変換不能となることが
多い。そこで、レベルシフタ１３で基準レベルを下げ、
入力アナログ電圧が館述のように低下してもできるだけ
変換できるようにしている。
を直接供給しただけでは５入力アナログ電圧が第１のＡ
Ｄ変換器２の動作中に低下したとき、第２のＡＤ変換器
７の入力が負となって変換器７が変換不能となることが
多い。そこで、レベルシフタ１３で基準レベルを下げ、
入力アナログ電圧が館述のように低下してもできるだけ
変換できるようにしている。
より深い理解のために、第１実施例のタイミング・チャ
ートに第６図のアナログ電圧と同じ波ＪＦｇを古き加え
た第７図と、前記第６図を比較してみる。
ートに第６図のアナログ電圧と同じ波ＪＦｇを古き加え
た第７図と、前記第６図を比較してみる。
第７図においては、第２のサンプルホールド回路５の出
力は、第１のサンプルホールド回路１の出力を保持しつ
づけるのみであるため、ＡＤ変換の最終結果は第１のサ
ンプルホールド回路１で保持された値イであるのに対し
、第６図にあっては、第１のサンプルホールド回路ｌが
サンプルホールドした後のアナログ電圧の変化分を含ん
だ値口になる。さらに、第１実施例の様にサンプルホー
ルドが２段カスケードされないため、サンプルホールド
回路のホールド時のサグの影響も少なくなる。
力は、第１のサンプルホールド回路１の出力を保持しつ
づけるのみであるため、ＡＤ変換の最終結果は第１のサ
ンプルホールド回路１で保持された値イであるのに対し
、第６図にあっては、第１のサンプルホールド回路ｌが
サンプルホールドした後のアナログ電圧の変化分を含ん
だ値口になる。さらに、第１実施例の様にサンプルホー
ルドが２段カスケードされないため、サンプルホールド
回路のホールド時のサグの影響も少なくなる。
以Ｆ説明したように、本発明によれば、直並列型ＡＤ変
換器において、第２のＡＤ変換器に専用のサンプルホー
ルド回路を設けて無駄な時間を少くしており、第１．第
２のＡＤ変換器の変換速度を上げないで全体のＡＤ変換
速度を上げることができる。
換器において、第２のＡＤ変換器に専用のサンプルホー
ルド回路を設けて無駄な時間を少くしており、第１．第
２のＡＤ変換器の変換速度を上げないで全体のＡＤ変換
速度を上げることができる。
請求項２の発明では、更に、第２のＡＤ変換器に専用の
サンプルホールド回路に、入力アナログ電圧を直接供給
し、ＤＡ変換器の後にレベルシフタを接続して、第１の
ＡＤ変換器の変換動作中における入力アナログ電圧の変
化分をも抽出しＡＤ変換することができる。
サンプルホールド回路に、入力アナログ電圧を直接供給
し、ＤＡ変換器の後にレベルシフタを接続して、第１の
ＡＤ変換器の変換動作中における入力アナログ電圧の変
化分をも抽出しＡＤ変換することができる。
第１図は本発明の第１実施例のブロック図、第２図は同
実施例のタイミングチャート、第３図は本発明の第２実
施例のブロック図、第４図は同実施例のタイミングチャ
ート５第５図は本発明の第３実施例のブロック図、第６
図は同実施例の動作説明図、第７図は第１実施例の動作
説明図、第８図は従来例のブロック図、第９図は同従来
例のタイミングチャートである。 １・−・−サンプルホールド回路 ２・・・・・・第１のＡＤｆ：換器 ４・−−−−−ＯＡ変換器 ５−−−−−−第２のＡＤ変換器に専用のサンプルホー
ルド回路 ７・・・・・・第２のＡＤ変換器 １３−−−−−−レベルシフタ 、／
実施例のタイミングチャート、第３図は本発明の第２実
施例のブロック図、第４図は同実施例のタイミングチャ
ート５第５図は本発明の第３実施例のブロック図、第６
図は同実施例の動作説明図、第７図は第１実施例の動作
説明図、第８図は従来例のブロック図、第９図は同従来
例のタイミングチャートである。 １・−・−サンプルホールド回路 ２・・・・・・第１のＡＤｆ：換器 ４・−−−−−ＯＡ変換器 ５−−−−−−第２のＡＤ変換器に専用のサンプルホー
ルド回路 ７・・・・・・第２のＡＤ変換器 １３−−−−−−レベルシフタ 、／
Claims (2)
- （１）入力アナログ電圧を第１のアナログデジタル変換
器で粗くアナログデジタル変換し、その変換結果をデジ
タルアナログ変換し、そのアナログ変換結果と入力アナ
ログ電圧との差を第２のアナログデジタル変換器で細か
くアナログデジタル変換して、第１のアナログデジタル
変換器の変換結果と第２のアナログデジタル変換器の変
換結果より出力デジタルデータを生成するアナログデジ
タル変換器であって、第２のアナログデジタル変換器へ
の入力アナログ電圧の入力部に、専用のサンプルホール
ド回路を設けたことを特徴とするアナログデジタル変換
器。 - （２）第２のアナログデジタル変換器に専用のサンプル
ホールド回路に、入力アナログ電圧を直接供給するよう
に構成し、かつ第１のアナログデジタル変換器の変換結
果をデジタルアナログ変換するデジタルアナログ変換器
の出力側に、その出力レベルを第１のアナログデジタル
変換器の１／２ＬＳＢ分だけ下げるレベルシフタを接続
したことを特徴とする請求項１記載のアナログデジタル
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7656289A JPH02257719A (ja) | 1989-03-30 | 1989-03-30 | アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7656289A JPH02257719A (ja) | 1989-03-30 | 1989-03-30 | アナログデジタル変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02257719A true JPH02257719A (ja) | 1990-10-18 |
Family
ID=13608685
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7656289A Pending JPH02257719A (ja) | 1989-03-30 | 1989-03-30 | アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02257719A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575456A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | Ａ／ｄ変換器 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235968A (en) * | 1975-09-16 | 1977-03-18 | Sony Corp | Analog digital convertor |
| JPS58225724A (ja) * | 1982-06-25 | 1983-12-27 | Hitachi Ltd | アナログ・デイジタル変換器 |
| JPS59207733A (ja) * | 1983-05-11 | 1984-11-24 | Matsushita Electric Ind Co Ltd | Ａ／ｄコンバ−タ |
-
1989
- 1989-03-30 JP JP7656289A patent/JPH02257719A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5235968A (en) * | 1975-09-16 | 1977-03-18 | Sony Corp | Analog digital convertor |
| JPS58225724A (ja) * | 1982-06-25 | 1983-12-27 | Hitachi Ltd | アナログ・デイジタル変換器 |
| JPS59207733A (ja) * | 1983-05-11 | 1984-11-24 | Matsushita Electric Ind Co Ltd | Ａ／ｄコンバ−タ |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0575456A (ja) * | 1991-09-13 | 1993-03-26 | Nec Corp | Ａ／ｄ変換器 |
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