JP2000315949A - 開口ひずみを減らす方法と回路 - Google Patents
開口ひずみを減らす方法と回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
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Abstract
(57)【要約】 （修正有）
【課題】 並列Ａ／Ｄ変換器の開口ひずみを改善する。
【解決手段】 変換器回路のサンプルホールド部分にお
いて、並列Ａ／Ｄ変換器が１つのマスタ・クロックから
２つの相補的なクロックＱ及びＱ（バー）を発生し、そ
の後でもとのマスタ・クロックを用いて、これらの２つ
のクロックをランダムにゲートすることで、回路の遅延
不整合を減らす。すなわち、各々複数個の並列スイッチ
５１−５４、６１−６４を持つ２つのバンク５０、６０
からゲート式スイッチをランダムに選択し、その後、マ
スタ・クロック・ゲート式スイッチ７１−７４、８１−
８４の２つのバンク７０、８０のマスタ・クロックで、
これらのランダムに選択されたスイッチの出力をゲート
する。これにより、標本化クロックの間の系統的な開口
ひずみがあっても、それを周波数帯に亙って拡散するラ
ンダム・ノイズに変換することにより、開口誤差を補償
することができる。
いて、並列Ａ／Ｄ変換器が１つのマスタ・クロックから
２つの相補的なクロックＱ及びＱ（バー）を発生し、そ
の後でもとのマスタ・クロックを用いて、これらの２つ
のクロックをランダムにゲートすることで、回路の遅延
不整合を減らす。すなわち、各々複数個の並列スイッチ
５１−５４、６１−６４を持つ２つのバンク５０、６０
からゲート式スイッチをランダムに選択し、その後、マ
スタ・クロック・ゲート式スイッチ７１−７４、８１−
８４の２つのバンク７０、８０のマスタ・クロックで、
これらのランダムに選択されたスイッチの出力をゲート
する。これにより、標本化クロックの間の系統的な開口
ひずみがあっても、それを周波数帯に亙って拡散するラ
ンダム・ノイズに変換することにより、開口誤差を補償
することができる。
Description
【０００１】
【発明の属する技術分野】この発明はアナログ・ディジ
タル（Ａ／Ｄ）変換器回路、更に具体的に言えば、サン
プルホールド・クロックを条件づけることによって、こ
の種の並列回路における開口ひずみを減らすことに関す
る。
タル（Ａ／Ｄ）変換器回路、更に具体的に言えば、サン
プルホールド・クロックを条件づけることによって、こ
の種の並列回路における開口ひずみを減らすことに関す
る。
【０００２】
【従来の技術及び課題】図１ａは２チャンネル並列Ａ／
Ｄ変換器回路の典型的なブロック図である。この回路
で、アナログ入力信号が２つの並列データ通路に沿って
送られる。各々のデータ通路は、サンプルホールド（Ｓ
／Ｈ）回路がアナログ・ディジタル変換器回路と直列に
なって構成される。すなわち、一方の通路はＡ／Ｄ １
２と直列になったＳ／Ｈ １０を含み、他方の通路はＡ
／Ｄ １３と直列になったＳ／Ｈ１１を含む。その後２
つの通路がディジタル・マルチプレクサ１４に結合さ
れ、そこで信号が再び組み合わされてディジタル出力を
発生する。アナログ入力信号が、クロックＡ及びクロッ
クＢというサンプルホールド・クロックにより、２つの
信号通路内で奇偶式に標本化される。図１ｂは図１ａの
典型的な２チャンネル並列Ａ／Ｄ変換器回路の時間線図
を示す。クロックＡが一方の並列チャンネルサンプルホ
ールド回路に対するクロックであり、クロックＢが他方
の並列チャンネルサンプルホールド回路に対するクロッ
クであり、クロックＡ及びクロックＢは相補的である。
典型的には、アナログ信号Ｖinが、図面に示すように、
クロックＡ及びクロックＢの間で交互に変わるこう云う
クロック・パルスの後縁又は負の縁で標本化される。Ｔ
をクロック・パルスの周期として、クロックの標本化に
使われる高から低への縁が正確に１／Ｔ隔たることが理
想である。しかし、実際には、回路パラメータの遅延不
整合により、ｆｓを標本化周波数として、ｆｉｎ±ｆｓ
／２で表される相互変調信号が標本化された信号内に存
在することがあるため、普通はそうならない。
Ｄ変換器回路の典型的なブロック図である。この回路
で、アナログ入力信号が２つの並列データ通路に沿って
送られる。各々のデータ通路は、サンプルホールド（Ｓ
／Ｈ）回路がアナログ・ディジタル変換器回路と直列に
なって構成される。すなわち、一方の通路はＡ／Ｄ １
２と直列になったＳ／Ｈ １０を含み、他方の通路はＡ
／Ｄ １３と直列になったＳ／Ｈ１１を含む。その後２
つの通路がディジタル・マルチプレクサ１４に結合さ
れ、そこで信号が再び組み合わされてディジタル出力を
発生する。アナログ入力信号が、クロックＡ及びクロッ
クＢというサンプルホールド・クロックにより、２つの
信号通路内で奇偶式に標本化される。図１ｂは図１ａの
典型的な２チャンネル並列Ａ／Ｄ変換器回路の時間線図
を示す。クロックＡが一方の並列チャンネルサンプルホ
ールド回路に対するクロックであり、クロックＢが他方
の並列チャンネルサンプルホールド回路に対するクロッ
クであり、クロックＡ及びクロックＢは相補的である。
典型的には、アナログ信号Ｖinが、図面に示すように、
クロックＡ及びクロックＢの間で交互に変わるこう云う
クロック・パルスの後縁又は負の縁で標本化される。Ｔ
をクロック・パルスの周期として、クロックの標本化に
使われる高から低への縁が正確に１／Ｔ隔たることが理
想である。しかし、実際には、回路パラメータの遅延不
整合により、ｆｓを標本化周波数として、ｆｉｎ±ｆｓ
／２で表される相互変調信号が標本化された信号内に存
在することがあるため、普通はそうならない。
【０００３】典型的には、この回路の不整合を最小限に
抑えようとして、図２に示すように、１つのマスタ・ク
ロックから相補的なサンプルホールド・クロック信号を
発生する方法が使われる。ここでは、マスタ・クロック
信号から、２分フリップフロップ２０の回路により、相
補的なクロックＡ及びクロックＢ信号が発生される。し
かしこの簡単な方式の欠点は、２分フリップフロップ２
０における部品の不釣合いによる信号遅延の欠点であ
り、その結果、クロックＡ及びクロックＢの間にかなり
の遅延が生じることがあり、それがＡ／Ｄ変換器の開口
ひずみになる。上に述べた回路の遅延不整合を改善する
１つの方式は、この遅延不整合の幾分かを除くために、
図３に示すように、その２つを一緒にゲートすることに
より、マスタ・クロックによって発生された相補的なク
ロックを再び組み合わせることである。動作の際、回路
が１つのマスタ・クロック信号から、クロックＡ及びク
ロックＢの２つの相補的なサンプルホールド・クロック
を発生する。回路はフリップフロップ（Ｆ／Ｆ）３０と
２つの伝送ゲート（ゲート式スイッチ）３１−３２を含
む。フリップフロップ３０の相補的な出力Ｑ及びＱ（バ
ー）、２つのゲート式スイッチ３１−３２の入力に夫々
接続される。マスタ・クロック（Ｃｌｋ）がフリップフ
ロップ３０の入力と、スイッチ３１−３２のゲートとに
接続される。最後に、ゲート式スイッチ３１−３２の出
力が、条件づけられたクロックＡ及びクロックＢのサン
プルホールド信号を発生する。この回路では、フリップ
フロップ３０によって導入された遅延不整合が、２つの
ゲート式スイッチ３１−３２により、フリップフロップ
３０の２つの出力信号Ｑ及びＱ（バー）を再びマスタ・
クロックを用いてゲートすることにより、有効に取り除
かれる。しかし、２つの伝送ゲート３１−３２自体によ
り、２つの信号の間にはある程度の遅延不整合が導入さ
れる。ただし、この不整合はゲートの閾値を整合させる
とともに、全体的な回路の時定数を最小に保つことによ
って、最小限に抑えるとともに幾分制御することができ
る。こういう因子は、集積回路の設計の際に取り上げる
ことができる。この発明の新しい方式は、上に述べた回
路の欠点を取り上げ、多くの典型的な並列Ａ／Ｄ変換器
回路に見られる開口ひずみをかなり改善する。
抑えようとして、図２に示すように、１つのマスタ・ク
ロックから相補的なサンプルホールド・クロック信号を
発生する方法が使われる。ここでは、マスタ・クロック
信号から、２分フリップフロップ２０の回路により、相
補的なクロックＡ及びクロックＢ信号が発生される。し
かしこの簡単な方式の欠点は、２分フリップフロップ２
０における部品の不釣合いによる信号遅延の欠点であ
り、その結果、クロックＡ及びクロックＢの間にかなり
の遅延が生じることがあり、それがＡ／Ｄ変換器の開口
ひずみになる。上に述べた回路の遅延不整合を改善する
１つの方式は、この遅延不整合の幾分かを除くために、
図３に示すように、その２つを一緒にゲートすることに
より、マスタ・クロックによって発生された相補的なク
ロックを再び組み合わせることである。動作の際、回路
が１つのマスタ・クロック信号から、クロックＡ及びク
ロックＢの２つの相補的なサンプルホールド・クロック
を発生する。回路はフリップフロップ（Ｆ／Ｆ）３０と
２つの伝送ゲート（ゲート式スイッチ）３１−３２を含
む。フリップフロップ３０の相補的な出力Ｑ及びＱ（バ
ー）、２つのゲート式スイッチ３１−３２の入力に夫々
接続される。マスタ・クロック（Ｃｌｋ）がフリップフ
ロップ３０の入力と、スイッチ３１−３２のゲートとに
接続される。最後に、ゲート式スイッチ３１−３２の出
力が、条件づけられたクロックＡ及びクロックＢのサン
プルホールド信号を発生する。この回路では、フリップ
フロップ３０によって導入された遅延不整合が、２つの
ゲート式スイッチ３１−３２により、フリップフロップ
３０の２つの出力信号Ｑ及びＱ（バー）を再びマスタ・
クロックを用いてゲートすることにより、有効に取り除
かれる。しかし、２つの伝送ゲート３１−３２自体によ
り、２つの信号の間にはある程度の遅延不整合が導入さ
れる。ただし、この不整合はゲートの閾値を整合させる
とともに、全体的な回路の時定数を最小に保つことによ
って、最小限に抑えるとともに幾分制御することができ
る。こういう因子は、集積回路の設計の際に取り上げる
ことができる。この発明の新しい方式は、上に述べた回
路の欠点を取り上げ、多くの典型的な並列Ａ／Ｄ変換器
回路に見られる開口ひずみをかなり改善する。
【０００４】
【課題を解決するための手段及び作用】回路のサンプル
ホールド段における遅延不整合を改善することにより、
並列Ａ／Ｄ変換器における開口ひずみを減らす方法と回
路を開示する。この方式は、１つのマスタ・クロックか
ら２つの相補的なサンプルホールド信号Ｑ及びＱ（バ
ー）を発生し、その後、元のマスタ・クロックを用いて
再びそれらをランダムにゲートして、それらの間の遅延
不整合をかなり減少し、こうして回路の開口ひずみを改
善する。この発明を構成するのは、この方式のランダム
性である。この方式では、発生された相補的な信号Ｑ及
びＱ（バー）をマスタ・クロックを用いてゲートする複
数個のランダムに選択される並列通路を設けることによ
り、サンプルホールド回路の遅延不整合が更に減少させ
られる。これらの並列通路は何れも、ランダムに選択さ
れるスイッチをマスタ・クロック・スイッチと直列に設
けて構成される。この方式は、クロックＡ及びクロック
Ｂという発生される２つの相補的なクロックの間の系統
的な開口不整合があっても、それを広い周波数帯に亙っ
て拡散するランダム・ノイズに変換する傾向がある。こ
の発明のサンプルホールド開口ひずみ減少方式を利用し
た高速並列Ａ／Ｄ変換器は、これに限らないが、次に挙
げるような用途に使われる。 １）ビデオ信号処理 ２）ビデオ帯域幅圧縮 ３）ディジタル・ビデオ送／受信 ４）ディジタル・オーディオ処理 ５）ディジタル画像強化 ６）レーダ信号の解析、及び ７）その他。
ホールド段における遅延不整合を改善することにより、
並列Ａ／Ｄ変換器における開口ひずみを減らす方法と回
路を開示する。この方式は、１つのマスタ・クロックか
ら２つの相補的なサンプルホールド信号Ｑ及びＱ（バ
ー）を発生し、その後、元のマスタ・クロックを用いて
再びそれらをランダムにゲートして、それらの間の遅延
不整合をかなり減少し、こうして回路の開口ひずみを改
善する。この発明を構成するのは、この方式のランダム
性である。この方式では、発生された相補的な信号Ｑ及
びＱ（バー）をマスタ・クロックを用いてゲートする複
数個のランダムに選択される並列通路を設けることによ
り、サンプルホールド回路の遅延不整合が更に減少させ
られる。これらの並列通路は何れも、ランダムに選択さ
れるスイッチをマスタ・クロック・スイッチと直列に設
けて構成される。この方式は、クロックＡ及びクロック
Ｂという発生される２つの相補的なクロックの間の系統
的な開口不整合があっても、それを広い周波数帯に亙っ
て拡散するランダム・ノイズに変換する傾向がある。こ
の発明のサンプルホールド開口ひずみ減少方式を利用し
た高速並列Ａ／Ｄ変換器は、これに限らないが、次に挙
げるような用途に使われる。 １）ビデオ信号処理 ２）ビデオ帯域幅圧縮 ３）ディジタル・ビデオ送／受信 ４）ディジタル・オーディオ処理 ５）ディジタル画像強化 ６）レーダ信号の解析、及び ７）その他。
【０００５】
【実施例】この発明は、回路のサンプルホールド段にお
ける遅延不整合を改善することにより、並列Ａ／Ｄ変換
器回路の開口ひずみを減らす方式を開示する。図４ａ
は、開口誤差をランダム化することにより、回路の遅延
不整合をかなり改善する好ましい実施例を示す。ここで
は、複数個の並列ゲート式スイッチ通路を設け、ゲート
の遅延不整合を有効に減らすようにランダムに選ぶ。回
路は２分フリップフロップ４０を含み、このフリップフ
ロップがマスタ・クロック入力信号（Ｃｌｋ）から相補
的な出力信号Ｑ及びＱ（バー）を発生する。フリップフ
ロップ４０のＱ及びＱ（バー）出力がランダムにゲート
されるスイッチ５１−５４及び６１−６４の２つのバン
ク５０及び６０の入力に夫々結合される。これらのラン
ダムにゲートされるスイッチの出力が、その全てが、図
示のように、マスタ・クロック速度でクロック作用を受
けるマスタ・クロック・ゲート式スイッチ７１−７４及
び８１−８４の２つのバンク７０及び８０の対応する入
力に接続される。ゲート式スイッチ７１−７４の出力が
一緒に結合されて、クロックＡサンプルホールド信号を
作る。同様に、ゲート式スイッチ８１−８４の出力が一
緒に結合されて、クロックＢサンプルホールド信号を作
る。最後に、ランダム・データ発生器９０が、バンク５
０及び６０にあるランダム・ゲート式スイッチを付能す
るランダム・クロック信号を発生する。このランダム・
データ発生器は、ランダム・ゲート式スイッチの各々に
対する個別のゲート信号を持っていてもよいし、或いは
対となって２つのバンクのスイッチの間にランダム・ゲ
ート信号を供給するために使うことができる。例えば、
ランダム・ゲート・スイッチ５３及び６３のゲートが同
じランダム・ゲート信号によって駆動される。スイッチ
・バンクが４つのゲート式スイッチを夫々持つことが示
されているが、この方式は、図面に示すように、開口ひ
ずみを更に細かく減らすために必要に応じて、追加のゲ
ート式スイッチを加えることにより、拡張することがで
きる。動作の際、各サイクルの間、Ｑ及びＱ（バー）信
号の両方に対し、ランダム・データ発生器９０の制御の
下に、１つまたは更に多くの並列通路がランダムに選択
される。その結果、クロックＡ及びクロックＢのサンプ
ルホールド・クロックの間に系統的な開口不整合があっ
ても、それがクロック信号の離散的な相互変調信号とし
て現れる代わりに、周波数帯に亙って分布したランダム
・ノイズに変換される。
ける遅延不整合を改善することにより、並列Ａ／Ｄ変換
器回路の開口ひずみを減らす方式を開示する。図４ａ
は、開口誤差をランダム化することにより、回路の遅延
不整合をかなり改善する好ましい実施例を示す。ここで
は、複数個の並列ゲート式スイッチ通路を設け、ゲート
の遅延不整合を有効に減らすようにランダムに選ぶ。回
路は２分フリップフロップ４０を含み、このフリップフ
ロップがマスタ・クロック入力信号（Ｃｌｋ）から相補
的な出力信号Ｑ及びＱ（バー）を発生する。フリップフ
ロップ４０のＱ及びＱ（バー）出力がランダムにゲート
されるスイッチ５１−５４及び６１−６４の２つのバン
ク５０及び６０の入力に夫々結合される。これらのラン
ダムにゲートされるスイッチの出力が、その全てが、図
示のように、マスタ・クロック速度でクロック作用を受
けるマスタ・クロック・ゲート式スイッチ７１−７４及
び８１−８４の２つのバンク７０及び８０の対応する入
力に接続される。ゲート式スイッチ７１−７４の出力が
一緒に結合されて、クロックＡサンプルホールド信号を
作る。同様に、ゲート式スイッチ８１−８４の出力が一
緒に結合されて、クロックＢサンプルホールド信号を作
る。最後に、ランダム・データ発生器９０が、バンク５
０及び６０にあるランダム・ゲート式スイッチを付能す
るランダム・クロック信号を発生する。このランダム・
データ発生器は、ランダム・ゲート式スイッチの各々に
対する個別のゲート信号を持っていてもよいし、或いは
対となって２つのバンクのスイッチの間にランダム・ゲ
ート信号を供給するために使うことができる。例えば、
ランダム・ゲート・スイッチ５３及び６３のゲートが同
じランダム・ゲート信号によって駆動される。スイッチ
・バンクが４つのゲート式スイッチを夫々持つことが示
されているが、この方式は、図面に示すように、開口ひ
ずみを更に細かく減らすために必要に応じて、追加のゲ
ート式スイッチを加えることにより、拡張することがで
きる。動作の際、各サイクルの間、Ｑ及びＱ（バー）信
号の両方に対し、ランダム・データ発生器９０の制御の
下に、１つまたは更に多くの並列通路がランダムに選択
される。その結果、クロックＡ及びクロックＢのサンプ
ルホールド・クロックの間に系統的な開口不整合があっ
ても、それがクロック信号の離散的な相互変調信号とし
て現れる代わりに、周波数帯に亙って分布したランダム
・ノイズに変換される。
【０００６】図４ｂはＭＯＳトランジスタを用いて構成
された図４ａのサンプルホールド相補形回路を示す。第
１の実施例の時と同じように、全てのスイッチ５１−５
４、６１−６４、７１−７４及び８１−８４は、ＭＯＳ
又はバイポーラ・スイッチ技術を用いて構成することが
できる。図５は、この発明の方法によって発生される条
件づけられた相補的なサンプルホールド・クロックを持
つ並列アナログ・ディジタル変換器のブロック図であ
る。この場合、何れもサンプルホールド回路１００／１
０１及びＡ／Ｄ変換器を１０２／１０３が直列になって
構成された２つの並列信号通路と、２つの信号が出力で
再び組み合わされるディジタル・マルチプレクサ１０４
を含む典型的な並列Ａ／Ｄ変換器に、サンプルホールド
・クロックを条件づけるための回路１０５を追加してあ
る。動作について説明すると、アナログ入力信号が２つ
の通路で奇偶式に標本化され、ディジタル化され、その
後ディジタル・マルチプレクサで再び組み合わされて、
高速ディジタル出力信号を発生する。ここに開示された
新規な方式の効果は、サンプルホールド条件づけ回路に
よって、回路の標本化段における遅延不整合を減らすこ
とにより、並列Ａ／Ｄ変換器の開口ひずみをかなり改善
することである。この発明を好ましい実施例に関連して
説明したが、当業者には、この発明を種々の形で変更す
ることができ、上に具体的に述べた以外の実施例を取る
ことができることは明らかであろう。従って、特許請求
の範囲は、この発明の範囲内に属するこの発明の全ての
変更を包括することを承知されたい。
された図４ａのサンプルホールド相補形回路を示す。第
１の実施例の時と同じように、全てのスイッチ５１−５
４、６１−６４、７１−７４及び８１−８４は、ＭＯＳ
又はバイポーラ・スイッチ技術を用いて構成することが
できる。図５は、この発明の方法によって発生される条
件づけられた相補的なサンプルホールド・クロックを持
つ並列アナログ・ディジタル変換器のブロック図であ
る。この場合、何れもサンプルホールド回路１００／１
０１及びＡ／Ｄ変換器を１０２／１０３が直列になって
構成された２つの並列信号通路と、２つの信号が出力で
再び組み合わされるディジタル・マルチプレクサ１０４
を含む典型的な並列Ａ／Ｄ変換器に、サンプルホールド
・クロックを条件づけるための回路１０５を追加してあ
る。動作について説明すると、アナログ入力信号が２つ
の通路で奇偶式に標本化され、ディジタル化され、その
後ディジタル・マルチプレクサで再び組み合わされて、
高速ディジタル出力信号を発生する。ここに開示された
新規な方式の効果は、サンプルホールド条件づけ回路に
よって、回路の標本化段における遅延不整合を減らすこ
とにより、並列Ａ／Ｄ変換器の開口ひずみをかなり改善
することである。この発明を好ましい実施例に関連して
説明したが、当業者には、この発明を種々の形で変更す
ることができ、上に具体的に述べた以外の実施例を取る
ことができることは明らかであろう。従って、特許請求
の範囲は、この発明の範囲内に属するこの発明の全ての
変更を包括することを承知されたい。
【０００７】以上の説明に関し、更に以下の項目を開示
する。 （１） 回路の標本化部分における遅延不整合をランダ
ム化することによって、並列Ａ／Ｄ変換器の開口ひずみ
を減らす方法。 （２） 第1項に記載の方法において、何れもマスタ・
クロックを用いてゲートされる複数個の並列の相補的な
出力通路の内の１つまたは更に多くをランダムに選択す
ることにより、前記開口ひずみをランダム化して、遅延
不整合を減少させた相補的なサンプルホールド・クロッ
クを作ることを含む方法。 （３） 第２項に記載の方法において、更に、前記相補
的なサンプルホールド・クロックの間の系統的な開口不
整合を広い周波数帯域に亙って分布するランダム・ノイ
ズに変換する工程を含む方法。 （４） 発生された２つの相補的な信号をもとのマスタ
・クロックを用いてゲートする複数個のランダムに選択
される並列通路を設けることにより、相補的なサンプル
ホールド・クロックの遅延不整合を最小にする回路。 （５） 第４項に記載の回路において、フリップフロッ
プ回路と、ランダム・データ発生器と、ランダムに選択
可能なゲートを持つ複数個の並列スイッチ素子を各々含
むランダムに選択されるゲート式スイッチの第１及び第
２のバンクと、選択不能なゲートを持つ複数個の並列ス
イッチ素子を各々含むマスタ・クロック・ゲート式スイ
ッチの第１及び第２のバンクとを含み、前記マスタ・ク
ロック・ゲート式スイッチの第１及び第２のバンクの出
力が、夫々一緒に結合されて第１及び第２のサンプルホ
ールド・クロック信号を発生する回路。 （６） 第５項に記載の回路において、前記第１及び第
２のサンプルホールド・クロックが相補的である回路。 （７） 第５項に記載の回路において、前記ランダムに
ゲートされるスイッチ及び前記マスタ・クロック・ゲー
ト式スイッチがＭＯＳトランジスタである回路。 （８） 第５項に記載の回路において、前記フリップフ
ロップ回路の第１及び第２の出力が、ランダムにゲート
されるスイッチの前記第１及び第２のバンクにある第
１、第２、第３及び第４のゲート式スイッチの入力に夫
々に結合され、ランダムにゲートされるスイッチの夫々
前記第１及び第２のバンクにある第１、第２、第３及び
第４のゲート式スイッチの出力が、前記マスタ・クロッ
ク・ゲート式スイッチの第１及び第２のバンクにある前
記ゲート式スイッチの第１、第２、第３及び第４の入力
に夫々結合され、マスタ・クロック・ゲート式スイッチ
の前記第１及び第２のバンクにある第１、第２、第３及
び第４のゲート式スイッチの出力が一緒に結合されて前
記第１及び第２のサンプルホールド出力クロック信号を
発生し、前記マスタ・クロック信号が前記フリップフロ
ップ回路の入力と、前記マスタ・クロック・ゲート式ス
イッチの前記第１及び第２のバンクの全てのゲートに結
合され、前記ランダム・データ発生器の第１、第２、第
３及び第４の出力が、夫々ランダムにゲートされるスイ
ッチの前記第１及び第２のバンクにある第１、第２、第
３及び第４のゲート式スイッチの夫々のゲートに結合さ
れる回路。 （９） 第５項に記載の回路において、前記ランダム・
データ発生器の第１、第２、第３及び第４の出力がラン
ダムにゲートされるスイッチの前記第１のバンクにある
第１、第２、第３及び第４のゲート式スイッチのゲート
に夫々結合され、前記ランダム・データ発生器の第５、
第６、第７及び第８の出力がランダムにゲートされるス
イッチの前記第２のバンクにある前記第１、第２、第３
及び第４のゲート式スイッチの夫々のゲートに結合され
る回路。
する。 （１） 回路の標本化部分における遅延不整合をランダ
ム化することによって、並列Ａ／Ｄ変換器の開口ひずみ
を減らす方法。 （２） 第1項に記載の方法において、何れもマスタ・
クロックを用いてゲートされる複数個の並列の相補的な
出力通路の内の１つまたは更に多くをランダムに選択す
ることにより、前記開口ひずみをランダム化して、遅延
不整合を減少させた相補的なサンプルホールド・クロッ
クを作ることを含む方法。 （３） 第２項に記載の方法において、更に、前記相補
的なサンプルホールド・クロックの間の系統的な開口不
整合を広い周波数帯域に亙って分布するランダム・ノイ
ズに変換する工程を含む方法。 （４） 発生された２つの相補的な信号をもとのマスタ
・クロックを用いてゲートする複数個のランダムに選択
される並列通路を設けることにより、相補的なサンプル
ホールド・クロックの遅延不整合を最小にする回路。 （５） 第４項に記載の回路において、フリップフロッ
プ回路と、ランダム・データ発生器と、ランダムに選択
可能なゲートを持つ複数個の並列スイッチ素子を各々含
むランダムに選択されるゲート式スイッチの第１及び第
２のバンクと、選択不能なゲートを持つ複数個の並列ス
イッチ素子を各々含むマスタ・クロック・ゲート式スイ
ッチの第１及び第２のバンクとを含み、前記マスタ・ク
ロック・ゲート式スイッチの第１及び第２のバンクの出
力が、夫々一緒に結合されて第１及び第２のサンプルホ
ールド・クロック信号を発生する回路。 （６） 第５項に記載の回路において、前記第１及び第
２のサンプルホールド・クロックが相補的である回路。 （７） 第５項に記載の回路において、前記ランダムに
ゲートされるスイッチ及び前記マスタ・クロック・ゲー
ト式スイッチがＭＯＳトランジスタである回路。 （８） 第５項に記載の回路において、前記フリップフ
ロップ回路の第１及び第２の出力が、ランダムにゲート
されるスイッチの前記第１及び第２のバンクにある第
１、第２、第３及び第４のゲート式スイッチの入力に夫
々に結合され、ランダムにゲートされるスイッチの夫々
前記第１及び第２のバンクにある第１、第２、第３及び
第４のゲート式スイッチの出力が、前記マスタ・クロッ
ク・ゲート式スイッチの第１及び第２のバンクにある前
記ゲート式スイッチの第１、第２、第３及び第４の入力
に夫々結合され、マスタ・クロック・ゲート式スイッチ
の前記第１及び第２のバンクにある第１、第２、第３及
び第４のゲート式スイッチの出力が一緒に結合されて前
記第１及び第２のサンプルホールド出力クロック信号を
発生し、前記マスタ・クロック信号が前記フリップフロ
ップ回路の入力と、前記マスタ・クロック・ゲート式ス
イッチの前記第１及び第２のバンクの全てのゲートに結
合され、前記ランダム・データ発生器の第１、第２、第
３及び第４の出力が、夫々ランダムにゲートされるスイ
ッチの前記第１及び第２のバンクにある第１、第２、第
３及び第４のゲート式スイッチの夫々のゲートに結合さ
れる回路。 （９） 第５項に記載の回路において、前記ランダム・
データ発生器の第１、第２、第３及び第４の出力がラン
ダムにゲートされるスイッチの前記第１のバンクにある
第１、第２、第３及び第４のゲート式スイッチのゲート
に夫々結合され、前記ランダム・データ発生器の第５、
第６、第７及び第８の出力がランダムにゲートされるス
イッチの前記第２のバンクにある前記第１、第２、第３
及び第４のゲート式スイッチの夫々のゲートに結合され
る回路。
【０００８】（１０） 並列信号通路が、相補的なサン
プルホールド・クロックによって交互に標本化されるよ
うな並列アナログ・ディジタル変換器回路と組み合わせ
て用いられ、前記回路内の系統的な開口不整合を広い周
波数帯に亙って分布するランダム・ノイズに変換する改
良としての、前記回路の標本化部分における遅延不整合
を減らすことによって、前記並列Ａ／Ｄ変換器内の開口
ひずみを減らす方法、またはその中に発生された２つの
相補的な信号が元のマスタ・クロックを用いてゲートさ
れる、複数個のランダムに選択される並列通路を設ける
ことによって、遅延不整合を更に減少したサンプルホー
ルド・クロックを発生する回路。 （１１） 第１０項に記載の並列アナログ・ディジタル
変換器において、第１のアナログ・ディジタル回路と直
列に、そして第２のアナログ・ディジタル回路と直列の
第２のサンプルホールド回路と並列になっている第１の
サンプルホールド回路と、ディジタル・マルチプレクサ
回路と、ランダムに発生される相補的なサンプルホール
ド・クロックとを更に含む並列アナログ・ディジタル変
換器。
プルホールド・クロックによって交互に標本化されるよ
うな並列アナログ・ディジタル変換器回路と組み合わせ
て用いられ、前記回路内の系統的な開口不整合を広い周
波数帯に亙って分布するランダム・ノイズに変換する改
良としての、前記回路の標本化部分における遅延不整合
を減らすことによって、前記並列Ａ／Ｄ変換器内の開口
ひずみを減らす方法、またはその中に発生された２つの
相補的な信号が元のマスタ・クロックを用いてゲートさ
れる、複数個のランダムに選択される並列通路を設ける
ことによって、遅延不整合を更に減少したサンプルホー
ルド・クロックを発生する回路。 （１１） 第１０項に記載の並列アナログ・ディジタル
変換器において、第１のアナログ・ディジタル回路と直
列に、そして第２のアナログ・ディジタル回路と直列の
第２のサンプルホールド回路と並列になっている第１の
サンプルホールド回路と、ディジタル・マルチプレクサ
回路と、ランダムに発生される相補的なサンプルホール
ド・クロックとを更に含む並列アナログ・ディジタル変
換器。
【０００９】（１２） 変換器回路のサンプルホールド
部分における遅延不整合を減らすことにより、並列Ａ／
Ｄ変換器の開口ひずみを改善する方法と回路。この方式
は、１つのマスタ・クロックから２つの相補的なクロッ
クＱ及びＱ（バー）を発生し、その後でもとのマスタ・
クロックを用いて、これらの２つのクロックをランダム
にゲートして、回路の遅延不整合をかなり減らす。この
方式は、各々複数個の並列スイッチ５１−５４、６１−
６４を持つ２つのバンク５０、６０からゲート式スイッ
チをランダムに選択し、その後、マスタ・クロック・ゲ
ート式スイッチ７１−７４、８１−８４の２つのバンク
７０、８０のマスタ・クロックで、これらのランダムに
選択されたスイッチの出力をゲートすることにより、標
本化クロックの間の系統的な開口ひずみがあっても、そ
れを周波数帯に亙って拡散するランダム・ノイズに変換
することにより、開口誤差を補償する。この発明の方式
を用いた高速Ａ／Ｄ変換器は、ディジタル・オーディ
オ、ディジタル・ビデオ及び他の多くのディジタル用途
で優れた性能を発揮する。
部分における遅延不整合を減らすことにより、並列Ａ／
Ｄ変換器の開口ひずみを改善する方法と回路。この方式
は、１つのマスタ・クロックから２つの相補的なクロッ
クＱ及びＱ（バー）を発生し、その後でもとのマスタ・
クロックを用いて、これらの２つのクロックをランダム
にゲートして、回路の遅延不整合をかなり減らす。この
方式は、各々複数個の並列スイッチ５１−５４、６１−
６４を持つ２つのバンク５０、６０からゲート式スイッ
チをランダムに選択し、その後、マスタ・クロック・ゲ
ート式スイッチ７１−７４、８１−８４の２つのバンク
７０、８０のマスタ・クロックで、これらのランダムに
選択されたスイッチの出力をゲートすることにより、標
本化クロックの間の系統的な開口ひずみがあっても、そ
れを周波数帯に亙って拡散するランダム・ノイズに変換
することにより、開口誤差を補償する。この発明の方式
を用いた高速Ａ／Ｄ変換器は、ディジタル・オーディ
オ、ディジタル・ビデオ及び他の多くのディジタル用途
で優れた性能を発揮する。
【図１ａ】典型的な２チャンネル並列Ａ／Ｄ変換器（関
連技術）のブロック図。
連技術）のブロック図。
【図１ｂ】図１ａの２チャンネル並列Ａ／Ｄ変換器（関
連技術）の時間線図。
連技術）の時間線図。
【図２】１つのマスタ・クロックから２つの相補的なク
ロック信号を発生するブロック図（関連技術）。
ロック信号を発生するブロック図（関連技術）。
【図３】並列Ａ／Ｄ変換器回路で使うために、開口ひず
みを減少した相補的なサンプルホールド・クロックを発
生する典型的な方式（関連技術）を示すブロック図。
みを減少した相補的なサンプルホールド・クロックを発
生する典型的な方式（関連技術）を示すブロック図。
【図４ａ】並列Ａ／Ｄ変換器回路の開口ひずみをかなり
減少するためにこの発明の好ましい実施例で使われる、
条件づけられた相補的なサンプルホールド・クロックを
発生する方法を示すブロック図。
減少するためにこの発明の好ましい実施例で使われる、
条件づけられた相補的なサンプルホールド・クロックを
発生する方法を示すブロック図。
【図４ｂ】ＭＯＳトランジスタを用いて図４ａの回路を
構成する回路図。
構成する回路図。
【図５】この発明の条件づけられた相補的なサンプルホ
ールド・クロックを用いた並列アナログ・ディジタル変
換器のブロック図。
ールド・クロックを用いた並列アナログ・ディジタル変
換器のブロック図。
４０ フリップフロップ ５０，６０，７０、８０ バンク ５１−５４、６１−６４ 並列スイッチ ７１−７４、８１−８４ ゲート式スイッチ
Claims (2)
- 【請求項１】 回路の標本化部分における遅延不整合を
ランダム化することによって、並列Ａ／Ｄ変換器の開口
ひずみを減らす方法。 - 【請求項２】 発生された２つの相補的な信号をもとの
マスタ・クロックを用いてゲートする複数個のランダム
に選択される並列通路を設けることにより、相補的なサ
ンプルホールド・クロックの遅延不整合を最小にする回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12831399P | 1999-04-08 | 1999-04-08 | |
| US128313 | 1999-04-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000315949A true JP2000315949A (ja) | 2000-11-14 |
Family
ID=22434726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000106513A Abandoned JP2000315949A (ja) | 1999-04-08 | 2000-04-07 | 開口ひずみを減らす方法と回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6414611B1 (ja) |
| EP (1) | EP1043839B1 (ja) |
| JP (1) | JP2000315949A (ja) |
| DE (1) | DE60030026T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012519419A (ja) * | 2009-02-27 | 2012-08-23 | アナログ ディヴァイスィズ インク | アパーチャ遅延不整合によって発生する時間インタリーブのアナログ−デジタル変換器内の誤差を減少させる方法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7049994B2 (en) | 2002-03-22 | 2006-05-23 | Thine Electronics, Inc. | Semiconductor integrated circuit |
| WO2004049339A2 (en) * | 2002-11-25 | 2004-06-10 | Koninklijke Philips Electronics N.V. | Sample & hold circuit |
| US7280091B2 (en) * | 2003-04-17 | 2007-10-09 | Realtek Semiconductor Corp. | Analog front-end circuit for digital displaying apparatus and control method thereof |
| TWI228925B (en) * | 2003-04-17 | 2005-03-01 | Realtek Semiconductor Corp | Image signal processing method and device thereof |
| US20060238454A1 (en) * | 2003-04-17 | 2006-10-26 | Chi-Feng Wang | Analog front-end circuit for digital displaying apparatus and control method thereof |
| KR100787214B1 (ko) | 2005-08-25 | 2007-12-21 | 삼성전자주식회사 | 아날로그 비터비 디코더 |
| US9000809B2 (en) * | 2012-05-30 | 2015-04-07 | Infineon Technologies Austria Ag | Method and device for sampling an input signal |
| US20170002137A1 (en) * | 2015-07-02 | 2017-01-05 | Ticona Llc | Liquid Crystalline Polymer for Use in Melt-Extuded Articles |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57162185A (en) * | 1981-03-30 | 1982-10-05 | Nippon Telegr & Teleph Corp <Ntt> | Sample holding circuit |
| US4633226A (en) * | 1984-12-17 | 1986-12-30 | Black Jr William C | Multiple channel analog-to-digital converters |
| JP3026439B2 (ja) * | 1989-01-19 | 2000-03-27 | 株式会社東芝 | 液晶ディスプレイ駆動装置 |
| SE500357C2 (sv) * | 1992-01-31 | 1994-06-06 | Silicon Construction Sweden Ab | Arrangemang för analog/digital-omvandling |
| AU1145697A (en) * | 1995-11-30 | 1997-06-19 | Micron Display Technology, Inc. | High speed data sampling system |
| US5886562A (en) * | 1996-12-26 | 1999-03-23 | Motorola, Inc. | Method and apparatus for synchronizing a plurality of output clock signals generated from a clock input signal |
| US6049236A (en) * | 1997-11-17 | 2000-04-11 | Lucent Technologies Inc. | Divide-by-one or divide-by-two qualified clock driver with glitch-free transitions between operating frequencies |
-
2000
- 2000-04-07 DE DE60030026T patent/DE60030026T2/de not_active Expired - Lifetime
- 2000-04-07 US US09/545,550 patent/US6414611B1/en not_active Expired - Lifetime
- 2000-04-07 JP JP2000106513A patent/JP2000315949A/ja not_active Abandoned
- 2000-04-07 EP EP00302962A patent/EP1043839B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012519419A (ja) * | 2009-02-27 | 2012-08-23 | アナログ ディヴァイスィズ インク | アパーチャ遅延不整合によって発生する時間インタリーブのアナログ−デジタル変換器内の誤差を減少させる方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1043839A3 (en) | 2003-06-18 |
| US6414611B1 (en) | 2002-07-02 |
| DE60030026T2 (de) | 2007-02-22 |
| EP1043839A2 (en) | 2000-10-11 |
| EP1043839B1 (en) | 2006-08-16 |
| DE60030026D1 (de) | 2006-09-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070409 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20081210 |