JPH0354497B2 - - Google Patents
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- JPH0354497B2 JPH0354497B2 JP57103444A JP10344482A JPH0354497B2 JP H0354497 B2 JPH0354497 B2 JP H0354497B2 JP 57103444 A JP57103444 A JP 57103444A JP 10344482 A JP10344482 A JP 10344482A JP H0354497 B2 JPH0354497 B2 JP H0354497B2
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- 238000000034 method Methods 0.000 claims description 11
- 238000012790 confirmation Methods 0.000 claims description 3
- 230000005540 biological transmission Effects 0.000 description 26
- 238000010586 diagram Methods 0.000 description 6
- 230000004044 response Effects 0.000 description 4
- 238000012546 transfer Methods 0.000 description 2
- 101000741965 Homo sapiens Inactive tyrosine-protein kinase PRAG1 Proteins 0.000 description 1
- 102100038659 Inactive tyrosine-protein kinase PRAG1 Human genes 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/12—Arrangements for detecting or preventing errors in the information received by using return channel
- H04L1/14—Arrangements for detecting or preventing errors in the information received by using return channel in which the signals are sent back to the transmitter to be checked ; echo systems
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Communication Control (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Computer And Data Communications (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Small-Scale Networks (AREA)
Description
【発明の詳細な説明】
この発明はデータ端末装置間のデータ授受を行
なうデータ通信方式に関する。
なうデータ通信方式に関する。
従来より、専用回線を用いずに簡便・安価にデ
ータ通信を行なう方法として電源配電線を通信回
線に用いる方法がある。しかし電源配電線を通信
回線に用いる方法は、回線にノイズが多く含まれ
るために多少データエラーが発生しても問題とな
らないようなシステムに適用される程度であつて
コンピユータ間通信のように、高速で、高信頼性
が要求されるデータ通信に採用することは困難で
あつた。
ータ通信を行なう方法として電源配電線を通信回
線に用いる方法がある。しかし電源配電線を通信
回線に用いる方法は、回線にノイズが多く含まれ
るために多少データエラーが発生しても問題とな
らないようなシステムに適用される程度であつて
コンピユータ間通信のように、高速で、高信頼性
が要求されるデータ通信に採用することは困難で
あつた。
この発明の目的は、電源回線を使用しても、数
10キロ・ビツト／秒程度以上の高速通信を可能と
するとともに、ビツトエラー率が10-3以上の高品
質な通信が可能なデータ通信方式を提供するにあ
る。
10キロ・ビツト／秒程度以上の高速通信を可能と
するとともに、ビツトエラー率が10-3以上の高品
質な通信が可能なデータ通信方式を提供するにあ
る。
上記目的を達成するためにこの発明のデータ通
信方式は、各データ端末装置と回線間に、通信制
御部とCPUとメモリとを含み、データ端末装置
間で行うデータ通信の希望通信速度のＮ倍の通信
速度で通信を行なう通信装置を設け、送信側の前
記通信装置はデータ端末装置よりの送信すべきデ
ータを前記メモリに格納しつつ、このメモリのア
ドレスと数キヤラクタのデータと誤り制御コード
と同期キヤラクタを１単位とするデータを順次送
信し、受信側の通信装置は前記送信された単位デ
ータを受信し、誤りがない場合にのみ自装置のメ
モリの受信データのアドレスに対応するアドレス
位置に前記数キヤラクタデータを格納するととも
に、そのアドレスと正常受信を示す承認コード
と、誤り制御コードと、同期キヤラクタを１単位
とするデータを送信側に送信し、誤りがある場合
にはそのアドレスと不承認コードと誤り制御コー
ドと、同期キヤラクタを１単位とするデータを送
信側に返送し、前記送信側の通信装置では、返送
された単位データを正常に受信した場合のメモリ
アドレスを管理し、送信したデータがすべて正常
に受信されたという確認が得られるまで再送信を
繰り返すようにしている。
信方式は、各データ端末装置と回線間に、通信制
御部とCPUとメモリとを含み、データ端末装置
間で行うデータ通信の希望通信速度のＮ倍の通信
速度で通信を行なう通信装置を設け、送信側の前
記通信装置はデータ端末装置よりの送信すべきデ
ータを前記メモリに格納しつつ、このメモリのア
ドレスと数キヤラクタのデータと誤り制御コード
と同期キヤラクタを１単位とするデータを順次送
信し、受信側の通信装置は前記送信された単位デ
ータを受信し、誤りがない場合にのみ自装置のメ
モリの受信データのアドレスに対応するアドレス
位置に前記数キヤラクタデータを格納するととも
に、そのアドレスと正常受信を示す承認コード
と、誤り制御コードと、同期キヤラクタを１単位
とするデータを送信側に送信し、誤りがある場合
にはそのアドレスと不承認コードと誤り制御コー
ドと、同期キヤラクタを１単位とするデータを送
信側に返送し、前記送信側の通信装置では、返送
された単位データを正常に受信した場合のメモリ
アドレスを管理し、送信したデータがすべて正常
に受信されたという確認が得られるまで再送信を
繰り返すようにしている。
以下図面に示す実施例によりこの発明を詳細に
説明する。
説明する。
第１図はこの発明が実施される屋内配電線利用
の通信システムのブロツク図である。同図におい
て各データ端末装置DT１，DT２…，DTnと通
信回線としての屋内配電網Ｌとの間には通信装置
Ｔ１，Ｔ２，…，Tnがそれぞれ設けられ、通信
装置Ｔ１，Ｔ２…，Tnはそれぞれ結合器Ｃ１，
Ｃ２，…，Cnを介して屋内配電網Ｌに接続され
ている。
の通信システムのブロツク図である。同図におい
て各データ端末装置DT１，DT２…，DTnと通
信回線としての屋内配電網Ｌとの間には通信装置
Ｔ１，Ｔ２，…，Tnがそれぞれ設けられ、通信
装置Ｔ１，Ｔ２…，Tnはそれぞれ結合器Ｃ１，
Ｃ２，…，Cnを介して屋内配電網Ｌに接続され
ている。
第２図は第１図に示す通信装置Ｔ１，Ｔ２…
Tnの一例を示すブロツク図である。ここに示す
通信装置Ｔは２個のCPU１，２、２個の通信制
御部３，４及び２ポートメモリ５を備えており、
通信制御部３はバスＢ１によりCPU１と２ポー
トメモリ５に接続され、通信制御部４はバスＢ２
によりCPU２と２ポートメモリ５に接続されて
いる。また通信制御部３はデータ端末装置DT
に、通信制御部４はモデム６に接続されている。
さらにCPU１及び２は割込信号線IT１，IT２に
より互いに割込可能なように構成されている。２
個のCPU１，２は通信制御部３，４の制御を行
ないながら、その過程で発生するデータの転送を
２ポートメモリ５を介して行なうようになつてい
る。
Tnの一例を示すブロツク図である。ここに示す
通信装置Ｔは２個のCPU１，２、２個の通信制
御部３，４及び２ポートメモリ５を備えており、
通信制御部３はバスＢ１によりCPU１と２ポー
トメモリ５に接続され、通信制御部４はバスＢ２
によりCPU２と２ポートメモリ５に接続されて
いる。また通信制御部３はデータ端末装置DT
に、通信制御部４はモデム６に接続されている。
さらにCPU１及び２は割込信号線IT１，IT２に
より互いに割込可能なように構成されている。２
個のCPU１，２は通信制御部３，４の制御を行
ないながら、その過程で発生するデータの転送を
２ポートメモリ５を介して行なうようになつてい
る。
第２図には１個の通信装置のみを示している
が、データ端末装置間でデータ転送を行なう場合
には、他の相手方のデータ端末装置にも設けられ
る通信装置との間で送受信動作が行なわれる。こ
の通信装置間の送受信は全２重で、しかも希望通
信速度の３倍（Ｎ倍）の速度で通信を行うように
している。
が、データ端末装置間でデータ転送を行なう場合
には、他の相手方のデータ端末装置にも設けられ
る通信装置との間で送受信動作が行なわれる。こ
の通信装置間の送受信は全２重で、しかも希望通
信速度の３倍（Ｎ倍）の速度で通信を行うように
している。
次に第３図に示すタイムチヤートを参照して２
つのデータ端末装置間の送受信動作について説明
する。
つのデータ端末装置間の送受信動作について説明
する。
第３図においてaDTE→Ｐ１は端末装置DTか
らCPU１へ送信ブロツク１が直列データで伝え
られる状態を示している。CPU１はこの送信ブ
ロツク１を並列データに変換して２ポートメモリ
５に書き込んでゆく。その状態を第３図g2PM書
込で示している。またCPU１は２ポートメモリ
５に書き込みを開始したことをCPU２に通知す
るために送信開始割込をCPU２に発生する〔第
３図ｅ参照〕。この割込を受けたCPU２は２ポー
トメモリ５から記憶されている送信ブロツク１デ
ータを取り出し、通信内容の変換を行ない、直列
データとしてモデム６を経て相手方データ端末装
置に送信する〔第３図ｃ参照〕。送信ブロツク１
の送信（再送を含む）がすべて終了するとCPU
２はCPU１に対し送信終了割込を発生する〔第
３図ｆ参照〕。
らCPU１へ送信ブロツク１が直列データで伝え
られる状態を示している。CPU１はこの送信ブ
ロツク１を並列データに変換して２ポートメモリ
５に書き込んでゆく。その状態を第３図g2PM書
込で示している。またCPU１は２ポートメモリ
５に書き込みを開始したことをCPU２に通知す
るために送信開始割込をCPU２に発生する〔第
３図ｅ参照〕。この割込を受けたCPU２は２ポー
トメモリ５から記憶されている送信ブロツク１デ
ータを取り出し、通信内容の変換を行ない、直列
データとしてモデム６を経て相手方データ端末装
置に送信する〔第３図ｃ参照〕。送信ブロツク１
の送信（再送を含む）がすべて終了するとCPU
２はCPU１に対し送信終了割込を発生する〔第
３図ｆ参照〕。
次に自データ端末装置DTは応答として受信ブ
ロツク１の受信を期待することになる。CPU２
は相手の通信装置より、受信ブロツク１の受信を
開始すると〔第３図ｄ参照〕、そのデータを並列
データに変換し、順次２ポートメモリ５に書き込
んでゆく〔第３図ｇ参照〕。そしてCPU２はCPU
１に対し受信開始割込を発生する〔第３図ｆ参
照〕。この割込を受けるとCPU１は２ポートメモ
リ５から本来のデータキヤラクタの並び順に順次
データを読み出し〔第３図ｈ参照〕、通信内容の
変換を行ない直列データとして自データ端末装置
DTに伝える〔第３図ｂ参照〕。受信ブロツク１
の受信が終了するとCPU１はCPU２に対して受
信終了割込を発生する〔第３図ｅ参照〕。
ロツク１の受信を期待することになる。CPU２
は相手の通信装置より、受信ブロツク１の受信を
開始すると〔第３図ｄ参照〕、そのデータを並列
データに変換し、順次２ポートメモリ５に書き込
んでゆく〔第３図ｇ参照〕。そしてCPU２はCPU
１に対し受信開始割込を発生する〔第３図ｆ参
照〕。この割込を受けるとCPU１は２ポートメモ
リ５から本来のデータキヤラクタの並び順に順次
データを読み出し〔第３図ｈ参照〕、通信内容の
変換を行ない直列データとして自データ端末装置
DTに伝える〔第３図ｂ参照〕。受信ブロツク１
の受信が終了するとCPU１はCPU２に対して受
信終了割込を発生する〔第３図ｅ参照〕。
２つのデータ端末装置間でデータ伝送を行なう
場合には先ずデータリンクの確立、すなわちデー
タ通信の開始の確認を行なう必要がある。
場合には先ずデータリンクの確立、すなわちデー
タ通信の開始の確認を行なう必要がある。
第４図はデータリンクの確立を行なう場合のタ
イムチヤートを示している。
イムチヤートを示している。
次に第４図を参照してデータリンクを確立する
場合の動作について説明する。なお第４図におい
てＳは同期キヤラクタSYZ、Ｅはデータリンク
確立要求ENQ、Ｂは誤り制御用キヤラクタBCC、
Ａはデータ通信承認キヤラクタACKをそれぞれ
示している。
場合の動作について説明する。なお第４図におい
てＳは同期キヤラクタSYZ、Ｅはデータリンク
確立要求ENQ、Ｂは誤り制御用キヤラクタBCC、
Ａはデータ通信承認キヤラクタACKをそれぞれ
示している。
先ず自データ端末装置DTから、同期キヤラク
タSYN、自データ端末装置番号F1、相手データ
端末装置番号F2、及びデータリンク確立要求
ENQの各コードを希望通信速度でCPU１に送出
し、２ポートメモリ５に記憶する〔第４図ａ参
照〕。CPU１はSYN、F1、F2、ENQのコード信
号を受けると、CPU２に割込をかけ２ポートメ
モリ５内のデータを電源配電網Ｌ上に送出するよ
うに指示する〔第４図ｂ参照〕。この割込を受け
てCPU２は２ポートメモリ５からデータを取り
出し、３倍の通信速度に変換して第４図ａのデー
タに誤り制御用キヤラクタBCCを付加して、相
手方に送出する。
タSYN、自データ端末装置番号F1、相手データ
端末装置番号F2、及びデータリンク確立要求
ENQの各コードを希望通信速度でCPU１に送出
し、２ポートメモリ５に記憶する〔第４図ａ参
照〕。CPU１はSYN、F1、F2、ENQのコード信
号を受けると、CPU２に割込をかけ２ポートメ
モリ５内のデータを電源配電網Ｌ上に送出するよ
うに指示する〔第４図ｂ参照〕。この割込を受け
てCPU２は２ポートメモリ５からデータを取り
出し、３倍の通信速度に変換して第４図ａのデー
タに誤り制御用キヤラクタBCCを付加して、相
手方に送出する。
相手のデータ端末装置は通信装置を経て第３図
ｃのコードを受信し、データ通信を開始すること
を送信側に応答するために同期キヤラクタSYN、
自データ端末装置番号F2、相手データ端末装置
番号F1、データ通信承認キヤラクタACK、誤り
制御用キヤラクタBCCを送信してくる〔第４図
ｄ参照〕ので、CPU２はこれを受信する。第４
図ｃと第４図ｄのデータ端末装置番号F1とF2の
順序が逆になつているがこれは送受信データ端末
装置が逆になつているためである。また上記にお
いてデータフオーマツト中にデータ端末装置番号
F1、F2を含ませているのは、第１図に示すよう
に複数のデータ端末装置が設置されている場合
に、互いに通信の相手を明確に特定するためであ
る。
ｃのコードを受信し、データ通信を開始すること
を送信側に応答するために同期キヤラクタSYN、
自データ端末装置番号F2、相手データ端末装置
番号F1、データ通信承認キヤラクタACK、誤り
制御用キヤラクタBCCを送信してくる〔第４図
ｄ参照〕ので、CPU２はこれを受信する。第４
図ｃと第４図ｄのデータ端末装置番号F1とF2の
順序が逆になつているがこれは送受信データ端末
装置が逆になつているためである。また上記にお
いてデータフオーマツト中にデータ端末装置番号
F1、F2を含ませているのは、第１図に示すよう
に複数のデータ端末装置が設置されている場合
に、互いに通信の相手を明確に特定するためであ
る。
上記の通信過定でエラーが生じていれば第４図
ｃとｄを繰り返す。CPU２で正常に第４図ｄの
内容を確認すると、CPU２はCPU１に対して割
込を発生する〔第４図ｅ参照〕。CPU１は２ポー
トメモリ５からSYN、F2、F1、ACKを取り出
し、自データ端末装置DTに伝え〔第４図ｆ参
照〕、これによりデータリンクが確立する。
ｃとｄを繰り返す。CPU２で正常に第４図ｄの
内容を確認すると、CPU２はCPU１に対して割
込を発生する〔第４図ｅ参照〕。CPU１は２ポー
トメモリ５からSYN、F2、F1、ACKを取り出
し、自データ端末装置DTに伝え〔第４図ｆ参
照〕、これによりデータリンクが確立する。
データリンクが確立すると、データの送信に移
る。第５図にデータ送信及びエラー時再送のタイ
ムチヤートを示している。
る。第５図にデータ送信及びエラー時再送のタイ
ムチヤートを示している。
第５図ａはCPU２から相手データ授受装置へ
の送信内容のフオーマツトを示しており、同期キ
ヤラクタSYNと、メモリアドレス、２個のデー
タキヤラクタ及び誤り制御キヤラクタBCCが１
単位データとして送出される。図示例では先ず２
個のデータキヤラクタDn，Dn＋１と、この２個
のデータキヤラクタの記憶アドレスを代表するメ
モリアドレスMnが送信され、次の単位として２
個のデータキヤラクタDn＋２，Dn＋３とこの２
個のデータキヤラクタの記憶アドレスを代表する
メモリアドレスMn＋２が送信され、そしてこの
データ送信に対して相手方の通信装置より承認信
号ACKを含む応答が続く限り、CPU２からは代
表メモリアドレスMn，Mn＋２，Mn＋４，Mn
＋６…を含むデータが送出されることになる。
の送信内容のフオーマツトを示しており、同期キ
ヤラクタSYNと、メモリアドレス、２個のデー
タキヤラクタ及び誤り制御キヤラクタBCCが１
単位データとして送出される。図示例では先ず２
個のデータキヤラクタDn，Dn＋１と、この２個
のデータキヤラクタの記憶アドレスを代表するメ
モリアドレスMnが送信され、次の単位として２
個のデータキヤラクタDn＋２，Dn＋３とこの２
個のデータキヤラクタの記憶アドレスを代表する
メモリアドレスMn＋２が送信され、そしてこの
データ送信に対して相手方の通信装置より承認信
号ACKを含む応答が続く限り、CPU２からは代
表メモリアドレスMn，Mn＋２，Mn＋４，Mn
＋６…を含むデータが送出されることになる。
しかしながら第５図ｂに示すようにCPU２で
Mn不承認に応答を受信した場合すなわち同期キ
ヤラクタSYN、メモリアドレスMn、不承認応答
NACK、誤り制御キヤラクタBCCを１単位とす
るデータを受信した場合は、Mn送信中にエラー
が生じているとしてCPU２は第５図ａに示すよ
うにMn＋２送信に続いてSYN、Mn、Dn，Dn
＋１、BCCを再送する。第５図ｂではMnがエラ
ー、Mn＋２が承認、その後再送によりMnが承
認になつており合計４個のデータキヤラクタDn，
Dn＋１＋Dn＋２，Dn＋３の正常な送信が行われ
たことをメモリアドレスMn及びMn＋２で確認
している。このようにして全代表メモリアドレス
について確認がとれると所定のデータの送信が終
了することになる。
Mn不承認に応答を受信した場合すなわち同期キ
ヤラクタSYN、メモリアドレスMn、不承認応答
NACK、誤り制御キヤラクタBCCを１単位とす
るデータを受信した場合は、Mn送信中にエラー
が生じているとしてCPU２は第５図ａに示すよ
うにMn＋２送信に続いてSYN、Mn、Dn，Dn
＋１、BCCを再送する。第５図ｂではMnがエラ
ー、Mn＋２が承認、その後再送によりMnが承
認になつており合計４個のデータキヤラクタDn，
Dn＋１＋Dn＋２，Dn＋３の正常な送信が行われ
たことをメモリアドレスMn及びMn＋２で確認
している。このようにして全代表メモリアドレス
について確認がとれると所定のデータの送信が終
了することになる。
なお第５図に示すデータ送受信は自装置の通信
装置と相手の通信装置間で行なわれるものであり
相手の通信装置も当然第５図に示す送信及び再送
を行なうようになつている。
装置と相手の通信装置間で行なわれるものであり
相手の通信装置も当然第５図に示す送信及び再送
を行なうようになつている。
また上記のように、通信装置間の通信は希望通
信速度の３倍の速度で行なうようにしており、希
望通信速度との時間差を誤り制御、すなわち再送
に使用している。さらに、通信装置内のCPU間
では同期通信方式により２ポートメモリ５のアド
レスを管理することでデータ内容とは無関係に通
信内容の変換を行うようにしている。さらに再送
処理においてもメモリアドレスの管理のみで通信
を行うようにしている。
信速度の３倍の速度で行なうようにしており、希
望通信速度との時間差を誤り制御、すなわち再送
に使用している。さらに、通信装置内のCPU間
では同期通信方式により２ポートメモリ５のアド
レスを管理することでデータ内容とは無関係に通
信内容の変換を行うようにしている。さらに再送
処理においてもメモリアドレスの管理のみで通信
を行うようにしている。
さらにまた、CPU−２受信内容にBCCエラー
が含まれることも当然あり得るが、この場合、自
データ端末装置DTで正常に受信したメモリアド
レスMnのならび順をチエツクし、空になつてい
るメモリアドレスのデータを優先して送出すれば
よい。
が含まれることも当然あり得るが、この場合、自
データ端末装置DTで正常に受信したメモリアド
レスMnのならび順をチエツクし、空になつてい
るメモリアドレスのデータを優先して送出すれば
よい。
第６図は上記実施例における各動作状態の２ポ
ートメモリ５のメモリマツプを示している。第６
図ａは初期クリア状態すなわち送信または受信開
始割込時のメモリ内容を示しておりすべてのエリ
アに同期キヤラクタSYNが書き込まれている。
第６図ｂはデータ端末装置からCPU１に対して
送信データＤ１，Ｄ２…Dnが加えられ、メモリ
の記憶エリアＭ１，Ｍ２…Mnに書き込れた場
合、あるいは相手のデータ端末装置から送信され
たデータ内容Ｄ１，Ｄ２…Dnがメモリの記憶エ
リアＭ１，Ｍ２…Mnに書き込れた場合を示して
いる。第６図ｃはデータリンク確立時のメモリ内
容を示しており、ここでは自データ端末装置番号
F1、相手データ端末装置F2、要求コードENQが
記憶されている。第６図ｄは他のデータ端末装置
からデータリンク確立の要求があり、自データ端
末装置がそれに対する応答を行う場合のメモリ内
容を示している。第６図ｃの場合に比して相手デ
ータ端末装置番号F2と自データ端末装置番号F1
が逆になつており、さらに承認コードACKが含
まれている。
ートメモリ５のメモリマツプを示している。第６
図ａは初期クリア状態すなわち送信または受信開
始割込時のメモリ内容を示しておりすべてのエリ
アに同期キヤラクタSYNが書き込まれている。
第６図ｂはデータ端末装置からCPU１に対して
送信データＤ１，Ｄ２…Dnが加えられ、メモリ
の記憶エリアＭ１，Ｍ２…Mnに書き込れた場
合、あるいは相手のデータ端末装置から送信され
たデータ内容Ｄ１，Ｄ２…Dnがメモリの記憶エ
リアＭ１，Ｍ２…Mnに書き込れた場合を示して
いる。第６図ｃはデータリンク確立時のメモリ内
容を示しており、ここでは自データ端末装置番号
F1、相手データ端末装置F2、要求コードENQが
記憶されている。第６図ｄは他のデータ端末装置
からデータリンク確立の要求があり、自データ端
末装置がそれに対する応答を行う場合のメモリ内
容を示している。第６図ｃの場合に比して相手デ
ータ端末装置番号F2と自データ端末装置番号F1
が逆になつており、さらに承認コードACKが含
まれている。
なお上記実施例において、通信装置Ｔは第２図
に示すように２個のCPU１，２と通信制御部３，
４及び２ポートメモリ５からなり、この通信装置
により通信内容を変換する場合について説明した
が、第７図に示すように１個のCPU１１で２個
の通信制御部１３，１４を制御し、異つた通信手
順及び速度でデータ通信を行ないメモリ１５を介
して、データ転送を行なうものであつてもよい。
に示すように２個のCPU１，２と通信制御部３，
４及び２ポートメモリ５からなり、この通信装置
により通信内容を変換する場合について説明した
が、第７図に示すように１個のCPU１１で２個
の通信制御部１３，１４を制御し、異つた通信手
順及び速度でデータ通信を行ないメモリ１５を介
して、データ転送を行なうものであつてもよい。
また第２図の通信装置に代えて、第８図に示す
ように２個のCPU２１，２２で通信制御部２３，
２４を制御し、共有メモリ２５、ゲート２６，２
７を介してデータ転送を行なう通信装置を用いて
もよい。もつとも、転送時間の遅れが小さい点で
第２図に示す通信装置が最もすぐれている。
ように２個のCPU２１，２２で通信制御部２３，
２４を制御し、共有メモリ２５、ゲート２６，２
７を介してデータ転送を行なう通信装置を用いて
もよい。もつとも、転送時間の遅れが小さい点で
第２図に示す通信装置が最もすぐれている。
この発明のデータ通信方式によれば、送信デー
タを数キヤラクタとメモリアドレスを１単位デー
タに含ませて送出し、送信側の通信装置は返送さ
れてくる単位データを正常に受信した場合のメモ
リアドレスを管理し、送信したデータがすべて正
常に受信されたという確認が得られるまで再送信
を繰り返すものであるから、送信時のいずれかに
エラーが生じても再送により確実にデータの送受
を行うことができる。また通信装置間のデータの
授受はデータ端末装置間の希望通信速度のＮ倍の
通信速度で行うものであるから高速通信が可能で
ある。したがつてこの発明のデータ通信方式を電
源回線による通信に適用するとたとえ電源回線の
ノイズによりデータエラーが生じても、高速・高
品質の通信を行うことができる。
タを数キヤラクタとメモリアドレスを１単位デー
タに含ませて送出し、送信側の通信装置は返送さ
れてくる単位データを正常に受信した場合のメモ
リアドレスを管理し、送信したデータがすべて正
常に受信されたという確認が得られるまで再送信
を繰り返すものであるから、送信時のいずれかに
エラーが生じても再送により確実にデータの送受
を行うことができる。また通信装置間のデータの
授受はデータ端末装置間の希望通信速度のＮ倍の
通信速度で行うものであるから高速通信が可能で
ある。したがつてこの発明のデータ通信方式を電
源回線による通信に適用するとたとえ電源回線の
ノイズによりデータエラーが生じても、高速・高
品質の通信を行うことができる。
Ｎ倍の通信速度では電源回線の場合インパルス
の発生確率を一定と仮定した場合、希望通信速度
にくらべて通信時間が同じであれば、インパルス
の幅があるため一般にはエラーが増加する。しか
しこの発明のようにデータを細分化して送ること
によりメモリアドレスを含む単位データ毎に発生
するエラーの確率はかえつて減少し、今までは不
向きとされていた電源配電回線を用いてデータ通
信を有効に行うことができる。
の発生確率を一定と仮定した場合、希望通信速度
にくらべて通信時間が同じであれば、インパルス
の幅があるため一般にはエラーが増加する。しか
しこの発明のようにデータを細分化して送ること
によりメモリアドレスを含む単位データ毎に発生
するエラーの確率はかえつて減少し、今までは不
向きとされていた電源配電回線を用いてデータ通
信を有効に行うことができる。
第１図はこの発明が実施される屋内配電利用の
通信システムのブロツク図、第２図は第１図に示
す通信装置の一例を示すブロツク図、第３図は第
１図に示すデータ端末装置間の送受信動作を説明
するためのタイミングチヤート、第４図は同デー
タリンク確立を行なう場合のデータフオーマツト
を含むタイムチヤート、第５図は同データ送信及
びエラー時再送のデータフオーマツトを含むタイ
ムチヤート、第６図は第１図、第２図に示す実施
例における各動作状態のメモリマツプを示す図、
第７図、第８図は第１図に示す通信装置の他の例
を示すブロツク図である。 DT（DT１，DT２…，DTn）：データ端末装
置、Ｔ（Ｔ１，Ｔ２…Tn）：通信装置、Ｃ１，Ｃ
２……Cn：結合器、Ｌ：電源配電網、１，２，
１１，２１，２２：CPU、３，４，１３，１４，
２３，２４：通信制御部、５：２ポートメモリ、
１５：メモリ、２５：共有メモリ、２６，２７：
ゲート。
通信システムのブロツク図、第２図は第１図に示
す通信装置の一例を示すブロツク図、第３図は第
１図に示すデータ端末装置間の送受信動作を説明
するためのタイミングチヤート、第４図は同デー
タリンク確立を行なう場合のデータフオーマツト
を含むタイムチヤート、第５図は同データ送信及
びエラー時再送のデータフオーマツトを含むタイ
ムチヤート、第６図は第１図、第２図に示す実施
例における各動作状態のメモリマツプを示す図、
第７図、第８図は第１図に示す通信装置の他の例
を示すブロツク図である。 DT（DT１，DT２…，DTn）：データ端末装
置、Ｔ（Ｔ１，Ｔ２…Tn）：通信装置、Ｃ１，Ｃ
２……Cn：結合器、Ｌ：電源配電網、１，２，
１１，２１，２２：CPU、３，４，１３，１４，
２３，２４：通信制御部、５：２ポートメモリ、
１５：メモリ、２５：共有メモリ、２６，２７：
ゲート。
Claims (1)
- １ 回線を介してデータ端末装置間でデータ授受
を行なうデータ通信方式であつて、各データ端末
装置と回線間に、通信制御部と、CPUとメモリ
とを含み、データ端末装置間で行うデータ通信を
行う希望通信速度のＮ倍の通信速度で通信を行な
う通信装置を設け、送信側の前記通信装置はデー
タ端末装置よりの送信すべきデータを前記メモリ
に格納しつつ、このメモリのアドレスと数キヤラ
クタのデータと誤り制御コードと同期キヤラクタ
を１単位とするデータを順次送信し、受信側の通
信装置は前記送信された単位データを受信し、誤
りがない場合にのみ自装置のメモリの受信データ
のアドレスに対応するアドレス位置に前記数キヤ
ラクタデータを格納するとともに、そのアドレス
と正常受信を示す承認コードと、誤り制御コード
と、同期キヤラクタを１単位とするデータを送信
側に返送し、誤りがある場合にはそのアドレスと
不承認コードと、誤り制御コードと、同期キヤラ
クタを１単位とするデータを送信側に返送し、前
記送信側の通信装置では、返送された単位データ
を正常に受信した場合のメモリアドレスを管理
し、送信したデータがすべて正常に受信されたと
いう確認が得られるまで再送信を繰り返すことを
特徴とするデータ通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103444A JPS58219856A (ja) | 1982-06-15 | 1982-06-15 | デ−タ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57103444A JPS58219856A (ja) | 1982-06-15 | 1982-06-15 | デ−タ通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58219856A JPS58219856A (ja) | 1983-12-21 |
| JPH0354497B2 true JPH0354497B2 (ja) | 1991-08-20 |
Family
ID=14354197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57103444A Granted JPS58219856A (ja) | 1982-06-15 | 1982-06-15 | デ−タ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58219856A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2533228B2 (ja) * | 1990-08-23 | 1996-09-11 | 三田工業株式会社 | 操作部制御装置 |
-
1982
- 1982-06-15 JP JP57103444A patent/JPS58219856A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58219856A (ja) | 1983-12-21 |
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