JPH0354500B2 - - Google Patents
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- JPH0354500B2 JPH0354500B2 JP10015383A JP10015383A JPH0354500B2 JP H0354500 B2 JPH0354500 B2 JP H0354500B2 JP 10015383 A JP10015383 A JP 10015383A JP 10015383 A JP10015383 A JP 10015383A JP H0354500 B2 JPH0354500 B2 JP H0354500B2
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- 229920006395 saturated elastomer Polymers 0.000 claims description 5
- 230000003321 amplification Effects 0.000 description 8
- 238000003199 nucleic acid amplification method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 239000000470 constituent Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04M—TELEPHONIC COMMUNICATION
- H04M19/00—Current supply arrangements for telephone systems
- H04M19/001—Current supply source at the exchanger providing current to substations
- H04M19/005—Feeding arrangements without the use of line transformers
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D30/00—Reducing energy consumption in communication networks
- Y02D30/70—Reducing energy consumption in communication networks in wireless communication networks
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Signal Processing (AREA)
- Devices For Supply Of Signal Current (AREA)
Description
【発明の詳細な説明】
(技術分野)
本発明は電話交換機等に使用される回路であつ
て、待機中の消費電力をきわめて、小さくするこ
とができる電流供給回路に関するものである。
て、待機中の消費電力をきわめて、小さくするこ
とができる電流供給回路に関するものである。
(従来技術)
従来、電話交換機においては、電話機等の直流
電流が動作上必要な端末に対して、レターコイル
等の電磁部品を用いた電流供給回路を用いて、電
流を供給していたが、近年デイジタル交換機等局
内通話路素子の電子化、IC化が進み、それに伴
ない前述の電流供給回路の電子化、IC化が急速
に進められている。
電流が動作上必要な端末に対して、レターコイル
等の電磁部品を用いた電流供給回路を用いて、電
流を供給していたが、近年デイジタル交換機等局
内通話路素子の電子化、IC化が進み、それに伴
ない前述の電流供給回路の電子化、IC化が急速
に進められている。
第1図は電子化された電流供給回路の一例を示
す回路図で、図中、RLは電話機等の端末抵抗と
線路抵抗の和であり電流供給回路の負荷である。
この負荷RLにトランジスタQA,QBを介して電池
VBBと地気Gにより直流電流を供給する。従つて
トランジスタQA,QBは、負荷RLによつてはかな
りの消費電力となるため一般にパワートランジス
タが使用され、しかも、このパワートランジスタ
QA,QBの制御を容易に行うため演算増巾器
OPA,OPBが使用される。すなわち負荷抵抗RL
に流れる電流ILはパワートランジスタの増巾率を
β、負荷電流制御用電流源をIpとすると、次式で
表わされる。
す回路図で、図中、RLは電話機等の端末抵抗と
線路抵抗の和であり電流供給回路の負荷である。
この負荷RLにトランジスタQA,QBを介して電池
VBBと地気Gにより直流電流を供給する。従つて
トランジスタQA,QBは、負荷RLによつてはかな
りの消費電力となるため一般にパワートランジス
タが使用され、しかも、このパワートランジスタ
QA,QBの制御を容易に行うため演算増巾器
OPA,OPBが使用される。すなわち負荷抵抗RL
に流れる電流ILはパワートランジスタの増巾率を
β、負荷電流制御用電流源をIpとすると、次式で
表わされる。
IL=1/(1+1/β)×R/RE×Ip ……(1)
従つて、パワートランジスタQA,QBとしてダ
ーリントランジスタ等を用いれば(1)式の増巾率β
が非常に大きくなり、負荷電流ILは制御電流IOの
R/REとなり、抵抗比のみで決定され、非常に簡単 となる。これは、演算増巾器の逆相入力をパワー
トランジスタQA,QBのエミツタへ接続すること
により温度、コレクタ電流により変動するパワー
トランジスタQA,QBのベース、エミツタ間電圧
が負荷電流ILに影響を与えないためである。この
ことから電流供給回路として、パワートランジス
タと演算増巾器による構成が非常に優れた構成と
いえることは明らかである。
ーリントランジスタ等を用いれば(1)式の増巾率β
が非常に大きくなり、負荷電流ILは制御電流IOの
R/REとなり、抵抗比のみで決定され、非常に簡単 となる。これは、演算増巾器の逆相入力をパワー
トランジスタQA,QBのエミツタへ接続すること
により温度、コレクタ電流により変動するパワー
トランジスタQA,QBのベース、エミツタ間電圧
が負荷電流ILに影響を与えないためである。この
ことから電流供給回路として、パワートランジス
タと演算増巾器による構成が非常に優れた構成と
いえることは明らかである。
しかしながら、演算増巾器として、第1図に示
す、構成とした場合、負荷RLで電話機等オンフ
ツク、すなわち待機中オープン状態となるが、こ
の時の演算増巾器OPAについて、正相入力電圧
V+、逆相入力V-は、トランジスタQO1を介して
出力される出力電流をIAとすると、次式の如くな
る。
す、構成とした場合、負荷RLで電話機等オンフ
ツク、すなわち待機中オープン状態となるが、こ
の時の演算増巾器OPAについて、正相入力電圧
V+、逆相入力V-は、トランジスタQO1を介して
出力される出力電流をIAとすると、次式の如くな
る。
V+=IOR ……(2)
V-=IARE ……(3)
一般に良く知られているように演算増巾器は、
開ループ利得で制御されるまでV+=V-になるよ
うに動作し安定する。従つて、出力電流IAは開ル
ープ利得が十分高ければ、 IA=R/REIO ……(4) となる。一方、(1)式より通常の負荷抵抗接続時の
IAは次式で示される。
開ループ利得で制御されるまでV+=V-になるよ
うに動作し安定する。従つて、出力電流IAは開ル
ープ利得が十分高ければ、 IA=R/REIO ……(4) となる。一方、(1)式より通常の負荷抵抗接続時の
IAは次式で示される。
IA=IL/β=1/β×1/(1+1/β)×R/REIO
……(5) 以上(4)、(5)式より負荷抵抗RLが開放の時、演
算増巾器の出力電流は非常に大きなものとなり、
トランジスタQO1の消費電力が大きなものとな
り、電流供給回路としても待機中の消費電力が非
常に大きなものとなつて電子化した利得が損なわ
れ、更に、第1図に示す一般の演算増巾器では、
トランジスタQO2,QO1による双方向出力構成を
採つている為にクロスオーバー歪を避ける必要か
らI2なる定電流源とダイオードDO1,DO2を有して
おり消費電力が大きく、かつ素子数が多くなる欠
点があつた。
……(5) 以上(4)、(5)式より負荷抵抗RLが開放の時、演
算増巾器の出力電流は非常に大きなものとなり、
トランジスタQO1の消費電力が大きなものとな
り、電流供給回路としても待機中の消費電力が非
常に大きなものとなつて電子化した利得が損なわ
れ、更に、第1図に示す一般の演算増巾器では、
トランジスタQO2,QO1による双方向出力構成を
採つている為にクロスオーバー歪を避ける必要か
らI2なる定電流源とダイオードDO1,DO2を有して
おり消費電力が大きく、かつ素子数が多くなる欠
点があつた。
(発明の目的および構成)
本発明はこのような点を除去する為になされた
もので、コレクタを負荷抵抗に接続し、エミツタ
を抵抗を介して電池あるいは地気に接続したパワ
ートランジスタと、出力端子を前記パワートラン
ジスタのベースに、逆相入力を前記パワートラン
ジスタのエミツタに、正相入力は抵抗を介して電
池あるいは地気に各々接続すると共に、負荷に流
れる電流を制御する電流源に接続した演算増巾器
とを用いて成る電流供給回路において、前記演算
増巾器の出力トランジスタを前記パワートランジ
スタと同一極性、すなわち、パワートランジスタ
がpnpなら演算増巾器の出力もpnpとする単方向
で構成するとともに、前記出力トランジスタのコ
レクタに定電流回路を接続して構成したものであ
る。このような構成としたことによつて、演算増
巾器を用いた電流供給回路の待機中の消費電力を
減じ、かつ演算増巾器の出力回路の素子数を減ら
した回路構成を提供出来る。以下、図を用いて本
発明を説明する。
もので、コレクタを負荷抵抗に接続し、エミツタ
を抵抗を介して電池あるいは地気に接続したパワ
ートランジスタと、出力端子を前記パワートラン
ジスタのベースに、逆相入力を前記パワートラン
ジスタのエミツタに、正相入力は抵抗を介して電
池あるいは地気に各々接続すると共に、負荷に流
れる電流を制御する電流源に接続した演算増巾器
とを用いて成る電流供給回路において、前記演算
増巾器の出力トランジスタを前記パワートランジ
スタと同一極性、すなわち、パワートランジスタ
がpnpなら演算増巾器の出力もpnpとする単方向
で構成するとともに、前記出力トランジスタのコ
レクタに定電流回路を接続して構成したものであ
る。このような構成としたことによつて、演算増
巾器を用いた電流供給回路の待機中の消費電力を
減じ、かつ演算増巾器の出力回路の素子数を減ら
した回路構成を提供出来る。以下、図を用いて本
発明を説明する。
(実施例)
第2図は本発明の一実施例を示す回路図であつ
て、図中OPA,OPBはパワートランジスタQA,
QBを制御し、端子A,Bを経て負荷RLに電流供
給する演算増巾器であり、OPBはOPAの構成素
子をすべて相補トランジスタで置換した構成の演
算増巾器である。IOは演算増巾器OPA,OPBの
正相入力IN+に接続される抵抗Rに印加され、負
荷RLに流す電流を制御する制御電流源である。
又、前記演算増巾器OPAの構成は、トランジス
タQO8,QO9からなる差動電圧検出部と、トラン
ジスタQO6,QO7と、トランジスタQ10,Q11、抵
抗RO,R1及び定電流源I1による直流バイアス部
と、トランジスタQO4,QO5とエミツタ抵抗から
なる能動負荷部と、出力トランジスタQO1とダイ
オードD30による出力部と、駆動トランジスタ
Q30、抵抗RC,RBからなる出力部定電流回路とか
らなる。そして、以上の如く成る演算増巾器
OPAの動作は、負荷RLに流れる電流をILとし、
パワートランジスタQA,QBの増巾率をβ、負荷
電流制御用電流源をIOとすれば、(1)式と同様にな
り、第1図の説明時に述べた様にパワートランジ
スタQA,QBをダーリントン接続等にする事によ
り、負荷電流ILは制御電流IOに対して抵抗比R/
REのみで決める事が可能となる。すなわち、演
算増巾器を用いた利点は十分に生かせていること
になる。又、トランジスタQ30、抵抗RC,RBで構
成される出力部定電流回路の動作についてみる
と、トランジスタQ30はダイオード接続されたト
ランジスタQ11、抵抗R、定電流I1で構成された
直流バイアス回路により抵抗RBを介してバイア
スされている。従つて、トランジスタQ30の出力
電流をIA、エミツタ抵抗RCとすると、 IARC<R1I1 ……(2−1) の領域すなわちトランジスタQ30が飽和している
場合で、第2図に示すa点での電圧関係は、トラ
ンジスタQ11の電流増幅率をβ1、トランジスタQ30
のベース電流をIB3とし、簡単のためトランジス
タQ10のベース電流を無視し、トランジスタQ10,
Q30のベース−エミツタ電圧を等しいとすると以
下の近似式が成り立つ。
て、図中OPA,OPBはパワートランジスタQA,
QBを制御し、端子A,Bを経て負荷RLに電流供
給する演算増巾器であり、OPBはOPAの構成素
子をすべて相補トランジスタで置換した構成の演
算増巾器である。IOは演算増巾器OPA,OPBの
正相入力IN+に接続される抵抗Rに印加され、負
荷RLに流す電流を制御する制御電流源である。
又、前記演算増巾器OPAの構成は、トランジス
タQO8,QO9からなる差動電圧検出部と、トラン
ジスタQO6,QO7と、トランジスタQ10,Q11、抵
抗RO,R1及び定電流源I1による直流バイアス部
と、トランジスタQO4,QO5とエミツタ抵抗から
なる能動負荷部と、出力トランジスタQO1とダイ
オードD30による出力部と、駆動トランジスタ
Q30、抵抗RC,RBからなる出力部定電流回路とか
らなる。そして、以上の如く成る演算増巾器
OPAの動作は、負荷RLに流れる電流をILとし、
パワートランジスタQA,QBの増巾率をβ、負荷
電流制御用電流源をIOとすれば、(1)式と同様にな
り、第1図の説明時に述べた様にパワートランジ
スタQA,QBをダーリントン接続等にする事によ
り、負荷電流ILは制御電流IOに対して抵抗比R/
REのみで決める事が可能となる。すなわち、演
算増巾器を用いた利点は十分に生かせていること
になる。又、トランジスタQ30、抵抗RC,RBで構
成される出力部定電流回路の動作についてみる
と、トランジスタQ30はダイオード接続されたト
ランジスタQ11、抵抗R、定電流I1で構成された
直流バイアス回路により抵抗RBを介してバイア
スされている。従つて、トランジスタQ30の出力
電流をIA、エミツタ抵抗RCとすると、 IARC<R1I1 ……(2−1) の領域すなわちトランジスタQ30が飽和している
場合で、第2図に示すa点での電圧関係は、トラ
ンジスタQ11の電流増幅率をβ1、トランジスタQ30
のベース電流をIB3とし、簡単のためトランジス
タQ10のベース電流を無視し、トランジスタQ10,
Q30のベース−エミツタ電圧を等しいとすると以
下の近似式が成り立つ。
R1I1(1−1/β1−IB3)
=RC(IA+IB)+RBIB3 ……
ここでβ1≫1、RC,R1≫RBと設定すると式
は、 R1I1=RCIA+RBIB3 …… となる。一方前述したように(2−1)式の条件
下では、トランジスタQ30は飽和しておりコレク
タ−エミツタ間電圧はほぼゼロである。従つて電
池VYとトランジスタQ30のコレクタ間電圧をVOと
すると、 VO=RC(IA+IB3) …… となり、式、より、 VO=RC{IA(1−RC/RB) +(R1/RB)I1} 更に前述のRCとRBとの関係により、 (VO/RC)−(R1/RB)I1=IA ……(2−2) と近似され(R1/RB)、I1はVO、IAに依存しない
固定値である。従つて、トランジスタQ30は、図
3に示すように等価的に抵抗RCに見える。
は、 R1I1=RCIA+RBIB3 …… となる。一方前述したように(2−1)式の条件
下では、トランジスタQ30は飽和しておりコレク
タ−エミツタ間電圧はほぼゼロである。従つて電
池VYとトランジスタQ30のコレクタ間電圧をVOと
すると、 VO=RC(IA+IB3) …… となり、式、より、 VO=RC{IA(1−RC/RB) +(R1/RB)I1} 更に前述のRCとRBとの関係により、 (VO/RC)−(R1/RB)I1=IA ……(2−2) と近似され(R1/RB)、I1はVO、IAに依存しない
固定値である。従つて、トランジスタQ30は、図
3に示すように等価的に抵抗RCに見える。
一方IAが暫時増加してゆきトランジスタQ30の
電流増幅率をβ3とした場合、IA=β3IB3が成り立つ
領域からは、トランジスタQ30は非飽和領域に入
る。従つて、この時の図2に示すa点での電圧関
係を求めると R1{I1(1−1/β1)−IA(1/β3)} =RCIA(1+1/β3)+RAIA/β3 …… ここで前述のRC,R1,RBの関係条件と、β1≫、
β3≫1とすると、 R1I1=IA(RC+RB/β3)となり更にRC≫(RB/
β3)と設定することは可能であり、 IA=(R1/RC)I1 ……(2−3) となりトランジスタQ10とトランジスタQ30の間
でカレントミラーが構成される。
電流増幅率をβ3とした場合、IA=β3IB3が成り立つ
領域からは、トランジスタQ30は非飽和領域に入
る。従つて、この時の図2に示すa点での電圧関
係を求めると R1{I1(1−1/β1)−IA(1/β3)} =RCIA(1+1/β3)+RAIA/β3 …… ここで前述のRC,R1,RBの関係条件と、β1≫、
β3≫1とすると、 R1I1=IA(RC+RB/β3)となり更にRC≫(RB/
β3)と設定することは可能であり、 IA=(R1/RC)I1 ……(2−3) となりトランジスタQ10とトランジスタQ30の間
でカレントミラーが構成される。
従つて、トランジスタQ30のコレクタ電流IAは
第3図からわかるように定電流I1のR1/RC倍で
一定の定電流となる。従つて、負荷RLへの最大
供給電流をILMとし、パワートランジスタQAの電
流増巾率をβ、トランジスタQ30の定電流値をIAC
とし、該IACを後述する式(2−4)を満足する
ように設定することは抵抗RCを調整することに
より可能である。
第3図からわかるように定電流I1のR1/RC倍で
一定の定電流となる。従つて、負荷RLへの最大
供給電流をILMとし、パワートランジスタQAの電
流増巾率をβ、トランジスタQ30の定電流値をIAC
とし、該IACを後述する式(2−4)を満足する
ように設定することは抵抗RCを調整することに
より可能である。
IAC=R1/RCI1=ILM/β……(2−4)
上式の如くIACを設定した場合、負荷抵抗RLが
開放時、すなわち、待機中には演算増巾器OPA
の正相入力I+の電位V+と逆相端子I-の電位V-は
(2)、(3)式で示した値となるが、該演算増巾器
OPAの出力電流は(2−4)式で制御され、ま
た、前述した如く電流供給の制御を容易にするた
めパワートランジスタとして、ダーリントン接続
トランジスタ等を用いる必要があり、これにより
パワートランジスタQAの増巾率は非常に大きく
なり、従つて、IACはわずかな値となる。
開放時、すなわち、待機中には演算増巾器OPA
の正相入力I+の電位V+と逆相端子I-の電位V-は
(2)、(3)式で示した値となるが、該演算増巾器
OPAの出力電流は(2−4)式で制御され、ま
た、前述した如く電流供給の制御を容易にするた
めパワートランジスタとして、ダーリントン接続
トランジスタ等を用いる必要があり、これにより
パワートランジスタQAの増巾率は非常に大きく
なり、従つて、IACはわずかな値となる。
以上のことから、従来技術での(4)式と定量的に
比較すると、以下の如く待機中は、 IO=0.1mA、R/RE=200 β=400、ILM=20mA とすると、 (4)式の場合は IA=R/RE×IO=20mA (2−4)式の場合は、 IA=IAC=ILM/β=0.05mA となる。
比較すると、以下の如く待機中は、 IO=0.1mA、R/RE=200 β=400、ILM=20mA とすると、 (4)式の場合は IA=R/RE×IO=20mA (2−4)式の場合は、 IA=IAC=ILM/β=0.05mA となる。
したがつて、本発明に係る実施例を示す第2図
の構成での電流値が非常に小さいことがわかる。
すなわち、第2図に示されるトランジスタQO1,
Q30での消費電力が少ないのである。
の構成での電流値が非常に小さいことがわかる。
すなわち、第2図に示されるトランジスタQO1,
Q30での消費電力が少ないのである。
ここで、第2図中のダイオードD30は、負荷電
流が小さい場合、トランジスタQO5のコレクタと
接続されるトランジスタQO7のコレクタ活性電圧
が不足するのを防ぐために挿入してあるもので、
パワートランジスタQAとしてダーリントン接続
のものを使用するなら不用である。また、定電流
回路のトランジスタQ30のベース抵抗RBは、トラ
ンジスタQ30が定電流動作を行なわない領域、す
なわち、飽和している場合、定電流I1の電流がト
ランジスタQ30へ分流し、トランジスタQ10を介
してトランジスタQO6,QO7,QO8,QO9,QO4,
QO5を直流バイアスする電流値が減少する。した
がつて、トランジスタQ30のベースにエミツタ抵
抗より充分大きな抵抗を挿入すれば前述した分流
電流が無視できる。
流が小さい場合、トランジスタQO5のコレクタと
接続されるトランジスタQO7のコレクタ活性電圧
が不足するのを防ぐために挿入してあるもので、
パワートランジスタQAとしてダーリントン接続
のものを使用するなら不用である。また、定電流
回路のトランジスタQ30のベース抵抗RBは、トラ
ンジスタQ30が定電流動作を行なわない領域、す
なわち、飽和している場合、定電流I1の電流がト
ランジスタQ30へ分流し、トランジスタQ10を介
してトランジスタQO6,QO7,QO8,QO9,QO4,
QO5を直流バイアスする電流値が減少する。した
がつて、トランジスタQ30のベースにエミツタ抵
抗より充分大きな抵抗を挿入すれば前述した分流
電流が無視できる。
なお、いままでの説明はすべて電池VBBに接続
された演算増巾器OPAについてであつたが、構
成素子をすべて相補素子に置換(npn→pnp、
pnp→npn)して演算増巾器OPBを構成すれば同
様の効果が得られることは明らかであり、ここで
は演算増巾器OPBの動作の説明は省略する。
された演算増巾器OPAについてであつたが、構
成素子をすべて相補素子に置換(npn→pnp、
pnp→npn)して演算増巾器OPBを構成すれば同
様の効果が得られることは明らかであり、ここで
は演算増巾器OPBの動作の説明は省略する。
また、トランジスタQO8,QO9,QO6,QO5,
QO4,Q10,Q11で構成される差動電圧検出部及び
直流バイアス部は、一例として第4図に示す如く
種々あるが、どの構成をとつても何ら本特許の請
求範囲を限定するものではない。同様にこれまで
の説明はすべてバイポーラトランジスタを用いて
説明を行つたが、FETトランジスタ、MOSトラ
ンジスタで構成することも可能である。
QO4,Q10,Q11で構成される差動電圧検出部及び
直流バイアス部は、一例として第4図に示す如く
種々あるが、どの構成をとつても何ら本特許の請
求範囲を限定するものではない。同様にこれまで
の説明はすべてバイポーラトランジスタを用いて
説明を行つたが、FETトランジスタ、MOSトラ
ンジスタで構成することも可能である。
以上説明したように本発明の回路構成は、演算
増巾器の出力トランジスタに定電流回路を付加し
たため、待機中には不要な大電流を出力トランジ
スタが流さないため消費電力が極めて少ない利点
があり、又、出力トランジスタとして単方向のト
ランジスタで構成し、定電流回路も演算増巾器内
の他の定電流回路と共用する為、素子数も少ない
という利点がある。
増巾器の出力トランジスタに定電流回路を付加し
たため、待機中には不要な大電流を出力トランジ
スタが流さないため消費電力が極めて少ない利点
があり、又、出力トランジスタとして単方向のト
ランジスタで構成し、定電流回路も演算増巾器内
の他の定電流回路と共用する為、素子数も少ない
という利点がある。
(発明の効果)
以上詳述のように本発明に係る回路は、待機中
の消費電力が極めて少ない利点もあるので、待機
時間が長い電話交換機用の加入者回路の電流供給
回路として利用すれば優れた効果が期待出来る。
の消費電力が極めて少ない利点もあるので、待機
時間が長い電話交換機用の加入者回路の電流供給
回路として利用すれば優れた効果が期待出来る。
第1図は従来の演算増巾器を用いた電流供給回
路の一例を示す回路図、第2図は本発明に係る電
流供給回路の一実施例を示す回路図、第3図は本
発明の中の定電流回路の特性図、第4図は本発明
の主要部である演算増巾器の他の構成例を示す回
路図である。 RLは負荷抵抗、OPA,OPBは演算増巾器、IO
は制御電流源、QA,QBはパワートランジスタ、
QO1は出力トランジスタ、Q30は駆動トランジス
タである。
路の一例を示す回路図、第2図は本発明に係る電
流供給回路の一実施例を示す回路図、第3図は本
発明の中の定電流回路の特性図、第4図は本発明
の主要部である演算増巾器の他の構成例を示す回
路図である。 RLは負荷抵抗、OPA,OPBは演算増巾器、IO
は制御電流源、QA,QBはパワートランジスタ、
QO1は出力トランジスタ、Q30は駆動トランジス
タである。
Claims (1)
- 【特許請求の範囲】 1 コレクタを負荷抵抗に接続し、エミツタを抵
抗を介して電池あるいは地気に接続したパワート
ランジスタと、 出力端子をパワートランジスタのベースに、逆
相入力を前記パワートランジスタのエミツタに、
更に、正相入力は抵抗を介して電池あるいは地気
に各々接続するとともに、前記負荷抵抗に流れる
電流を制御する電流源に接続した演算増幅器とを
用いてなる電流供給回路において、 前記演算増幅器の出力トランジスタを前記パワ
ートランジスタと同一極性の単方向で構成すると
ともに、 前記演算増幅器は、エミツタが抵抗を介して任
意の電位に接続され、定電流源によりバイアスさ
れるカレントミラー回路と、 ベースを抵抗を介してこのカレントミラー回路
のベースに、エミツタを抵抗を介して前記任意の
電位に、コレクタを前記出力トランジスタのコレ
クタに接続する駆動トランジスタとからなる駆動
回路を有し、 前記駆動トランジスタの非飽和状態では前記定
電流源のバイアスによつて定まる定電流を前記出
力トランジスタに供給し、 前記駆動トランジスタの飽和状態では前記定電
流源のバイアスとは無関係に、前記出力トランジ
スタに電流を供給するように構成したことを特徴
とする、電流供給回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100153A JPS59225665A (ja) | 1983-06-07 | 1983-06-07 | 電流供給回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58100153A JPS59225665A (ja) | 1983-06-07 | 1983-06-07 | 電流供給回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59225665A JPS59225665A (ja) | 1984-12-18 |
| JPH0354500B2 true JPH0354500B2 (ja) | 1991-08-20 |
Family
ID=14266371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58100153A Granted JPS59225665A (ja) | 1983-06-07 | 1983-06-07 | 電流供給回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59225665A (ja) |
-
1983
- 1983-06-07 JP JP58100153A patent/JPS59225665A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59225665A (ja) | 1984-12-18 |
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