JPH0354793A - 半導体メモリ回路 - Google Patents
半導体メモリ回路Info
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- 238000001514 detection method Methods 0.000 claims abstract description 23
- 230000010355 oscillation Effects 0.000 claims description 16
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 7
- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 7
- 230000006870 function Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ回路に関し、特に行アドレススト
ロボ信号（ＲＡＳ）と列アドレスストロボ信号（ＣＡＳ
）により制御されＣＡＳ ＢｅｆｏｒｅＲＡＳ （Ｃ
ＢＲ）リフレッシュ機能を有するダイナミックランダム
アクセスメモリ（ＤＲＡＭ）型の半導体メモリ回路に関
する。
ロボ信号（ＲＡＳ）と列アドレスストロボ信号（ＣＡＳ
）により制御されＣＡＳ ＢｅｆｏｒｅＲＡＳ （Ｃ
ＢＲ）リフレッシュ機能を有するダイナミックランダム
アクセスメモリ（ＤＲＡＭ）型の半導体メモリ回路に関
する。
従来、タイナミックランダムアクセスメモリ（以下、Ｄ
ＲＡＭという）のリフレッシュ方法としては、ＲＡＳ
Ｏｎｌｙ Ｒｅｆｒｅｓｈ％ＣＡＳ Ｂ＋Ｊ−ｏｒ
ｅＲＡＳ（以下、ＣＢＲという）リフレッシュおよびオ
ートリフレッシュ等、多くの機能が考案され実用化され
ている。
ＲＡＭという）のリフレッシュ方法としては、ＲＡＳ
Ｏｎｌｙ Ｒｅｆｒｅｓｈ％ＣＡＳ Ｂ＋Ｊ−ｏｒ
ｅＲＡＳ（以下、ＣＢＲという）リフレッシュおよびオ
ートリフレッシュ等、多くの機能が考案され実用化され
ている。
第５図はＣＢＲ’）フレッシュ機能を有する従来？半導
体メモリ回路の一例を示すブロック図である。
体メモリ回路の一例を示すブロック図である。
この回路は、インバータＩ，．，Ｉ．，ＣＢＲ判定回路
６、行アドレスバッファ回路７および内部アドレスカウ
ンタ８を有する構或と１．っている。
６、行アドレスバッファ回路７および内部アドレスカウ
ンタ８を有する構或と１．っている。
インバータＩｌｌ＃Ｉｌ２は、Ｐチャンネノレエンハン
スメント型のＭＯＳ｝ランジスタとＮチャンネルエンハ
ンス型のＭＯＳ｝ランジスタとを用いたＣ−ＭＯＳ型の
インバータである。
スメント型のＭＯＳ｝ランジスタとＮチャンネルエンハ
ンス型のＭＯＳ｝ランジスタとを用いたＣ−ＭＯＳ型の
インバータである。
次に、この回路の動作について説明する。
ＣＢＲ’）フレッシュの動作条件として、外部入力の列
アドレスストローブ信号ＣＡＳがインバータエ、■のし
きい値電圧を充分越える高い電圧（以下高レベルという
）からこのしきい値電圧より低い電圧（以下低レベルと
いう）になって節点Ｎ１。
アドレスストローブ信号ＣＡＳがインバータエ、■のし
きい値電圧を充分越える高い電圧（以下高レベルという
）からこのしきい値電圧より低い電圧（以下低レベルと
いう）になって節点Ｎ１。
が低レベルから高レベルになり、この後、外部入力の行
アドレススト■ーブ信号ＲＡＳが高レベルから低レベル
になって節点Ｎ．が低レベルから高レベルになることに
より、これら節点Ｎ ｓ ， Ｎ ＋。
アドレススト■ーブ信号ＲＡＳが高レベルから低レベル
になって節点Ｎ．が低レベルから高レベルになることに
より、これら節点Ｎ ｓ ， Ｎ ＋。
の信号を入力とするＣＢＲ判定回路６が活性化され、Ｃ
ＢＲ判定回路６の出力信号、すなわちＣＥＲ制御信号φ
。Ｂ８が低レベルから高レベルになることによりｑＢＲ
リフレッシュが可能となる。
ＢＲ判定回路６の出力信号、すなわちＣＥＲ制御信号φ
。Ｂ８が低レベルから高レベルになることによりｑＢＲ
リフレッシュが可能となる。
ＣＢＲ制御信号φ。ＢＲが高レベルになると、行７ＦＬ
／スバッファ回路７は、外部入力のアドレス信号Ａｉの
入力および増幅を行なわず、ＩＣ内部の内部アドレスカ
ウンタ８のアドレス情報を入力して増幅を行ない、この
増幅した信号ＡＲｉ ，ＡＲｉを出力する。
／スバッファ回路７は、外部入力のアドレス信号Ａｉの
入力および増幅を行なわず、ＩＣ内部の内部アドレスカ
ウンタ８のアドレス情報を入力して増幅を行ない、この
増幅した信号ＡＲｉ ，ＡＲｉを出力する。
この後、信号ＡＲｉ，ＡＲｉにより選択されたメモリセ
ルアレイの各メモリセルに対し、節点Ｎ，の信号をゲー
ト入力とする内部チェーンロジ，ク部によりリフレ，シ
ュが行なわれる。
ルアレイの各メモリセルに対し、節点Ｎ，の信号をゲー
ト入力とする内部チェーンロジ，ク部によりリフレ，シ
ュが行なわれる。
全メモリセルなリフレッシュするためには、リ７Ｌ／ッ
シュ期間内にＣＢＲリフレッシュサイクルを、全メモリ
セルがアクセスできるだけの規定の回数繰返せば良い。
シュ期間内にＣＢＲリフレッシュサイクルを、全メモリ
セルがアクセスできるだけの規定の回数繰返せば良い。
このＣＢＲリフレッシュは、動作電源電圧が推奨動作電
圧内で行なわれる構或となっている。
圧内で行なわれる構或となっている。
上述した従来の半導体メモリ回路は、ＣＢＲ！ｊフレッ
シュ動作が、電源電圧が推奨動作電圧内で行なわれる構
或となっているので、消費電流が大きくなるという欠点
があり、また、動作電源電圧が推奨動作電圧より低下す
るとデータリテンション機能がなくなりデータの消失を
招くという欠点がある。
シュ動作が、電源電圧が推奨動作電圧内で行なわれる構
或となっているので、消費電流が大きくなるという欠点
があり、また、動作電源電圧が推奨動作電圧より低下す
るとデータリテンション機能がなくなりデータの消失を
招くという欠点がある。
本発明の目的は、電源電圧が推奨動作電圧より低下する
と自動的にリフレッシュモードに入りデータの消失を防
止することができ、かつリフレッシュ動作時の消費電流
を低減することができる半導体メモリ回路を提供するこ
とにある。
と自動的にリフレッシュモードに入りデータの消失を防
止することができ、かつリフレッシュ動作時の消費電流
を低減することができる半導体メモリ回路を提供するこ
とにある。
本発明の半導体メモリ回路は、電源電圧が基準電圧より
低下したとき能動レベルの電源電圧検出信号を出力する
電源電圧検出回路と、前記電源電圧検出信号が能動レベ
ルのとき所定の周波数の発振信号を出力するリング発振
回路と、前記発振信号を入力して第１０ＣＢＲ信号及び
この第１のＣ曾 ＥＲ信号より所定の時間遅延した第２のＣ含Ｒ信号を発
生するＣＢＲ信号発生回路と、前記電源電圧検出信号が
能動レベルのとき前記第２のＣＢＲ信号を出力し非能動
レベルのとき行アドレスストローブ信号を出力する第１
のゲート回路と、前記電源電圧検出信号が能動レベルの
とき前記第１のＣＢＲ信号を出力し非能動レベルのとき
列アドレスストローブ信号を出力する第２のゲート回路
と、前記第１および第２のゲート回路の出力信号のレベ
ルおよびタイミソグを判定してリフレッシュ制御信号を
出力するＣＢＲ判定回路とを有している。
低下したとき能動レベルの電源電圧検出信号を出力する
電源電圧検出回路と、前記電源電圧検出信号が能動レベ
ルのとき所定の周波数の発振信号を出力するリング発振
回路と、前記発振信号を入力して第１０ＣＢＲ信号及び
この第１のＣ曾 ＥＲ信号より所定の時間遅延した第２のＣ含Ｒ信号を発
生するＣＢＲ信号発生回路と、前記電源電圧検出信号が
能動レベルのとき前記第２のＣＢＲ信号を出力し非能動
レベルのとき行アドレスストローブ信号を出力する第１
のゲート回路と、前記電源電圧検出信号が能動レベルの
とき前記第１のＣＢＲ信号を出力し非能動レベルのとき
列アドレスストローブ信号を出力する第２のゲート回路
と、前記第１および第２のゲート回路の出力信号のレベ
ルおよびタイミソグを判定してリフレッシュ制御信号を
出力するＣＢＲ判定回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である．
この実施例は、Ｎチャネルエンハンスメント型のＭＯＳ
｝ランジスタＴ１〜ＴＮ，ＴｌｌおよびインバータＩｌ
，Ｉ２を備え電源電圧■。。が推奨動作電圧の下限（以
下基準電圧という）より低下したとき、能動レベルの電
源電圧検出信号■ｔ，Ｄを？力する電源電圧検出回路ｌ
と、インバーター３〜工５およびＮＯＲゲー｝Ｇｌを備
え電源電圧検出信号ＶＰＤが能動レベルのとき所定の周
波数の発振信号Ｖ。８ｏを出力するリング発振回路２と
、遅延素子Ｄ１を備え発振信号■。，。を入力して第１
のＣＢＲ信号■。ＢＲＩおよびこの第１のＣＢＲ信ら 号Ｖｃｉ＊＋より所定の時間遅延した第２のＣＡＲ信号
■ｃＩＩ１ｌｌ，を発生するＣＢＲ信号発生回路３と、
電源電圧検出信号ＶＰＤが能動レベルのとき第２のＣＢ
Ｒ信号Ｖｃ■，を出力し非能動レベルのとき行アドレス
ストローブ信号ＲＡＳを出力するＮＯＲゲートの第１の
ゲート回路と、電源電圧検出信号ＶＰＤが能動レベルの
とき第１のＣＢＲ信号ＶＣ！ＩＲＩを出力し非能動レベ
ルのとき列アドレスス｝９−プ信号を出力するＮＯＲゲ
ートの第２のゲート回路と、第１および第２のゲート回
路４，５の出力信号のレベルおよびタイミソグを判定し
てリフレッシュ制御信号Φ。■を出力するＣＢＲ判定回
路６とを有する構戒となっている。
｝ランジスタＴ１〜ＴＮ，ＴｌｌおよびインバータＩｌ
，Ｉ２を備え電源電圧■。。が推奨動作電圧の下限（以
下基準電圧という）より低下したとき、能動レベルの電
源電圧検出信号■ｔ，Ｄを？力する電源電圧検出回路ｌ
と、インバーター３〜工５およびＮＯＲゲー｝Ｇｌを備
え電源電圧検出信号ＶＰＤが能動レベルのとき所定の周
波数の発振信号Ｖ。８ｏを出力するリング発振回路２と
、遅延素子Ｄ１を備え発振信号■。，。を入力して第１
のＣＢＲ信号■。ＢＲＩおよびこの第１のＣＢＲ信ら 号Ｖｃｉ＊＋より所定の時間遅延した第２のＣＡＲ信号
■ｃＩＩ１ｌｌ，を発生するＣＢＲ信号発生回路３と、
電源電圧検出信号ＶＰＤが能動レベルのとき第２のＣＢ
Ｒ信号Ｖｃ■，を出力し非能動レベルのとき行アドレス
ストローブ信号ＲＡＳを出力するＮＯＲゲートの第１の
ゲート回路と、電源電圧検出信号ＶＰＤが能動レベルの
とき第１のＣＢＲ信号ＶＣ！ＩＲＩを出力し非能動レベ
ルのとき列アドレスス｝９−プ信号を出力するＮＯＲゲ
ートの第２のゲート回路と、第１および第２のゲート回
路４，５の出力信号のレベルおよびタイミソグを判定し
てリフレッシュ制御信号Φ。■を出力するＣＢＲ判定回
路６とを有する構戒となっている。
次に、この実施例の動作について説明する。
電源電圧■。。を入力とする電源電圧検出回路１０ＭＯ
Ｓ｝ランジスタＴ１〜ＴＮは各々ダイオード接続されて
おり、この段数は、電源電圧Ｖ。０が、推奨動作電圧内
のとき節点Ｎ１を入力とするインバータエ１の出力の節
点Ｎ２を低レベル、電源電圧■。。が推奨動作電圧の下
限より低いインバータエ１の節点Ｎ２を高レベルにする
ような段数にする。
Ｓ｝ランジスタＴ１〜ＴＮは各々ダイオード接続されて
おり、この段数は、電源電圧Ｖ。０が、推奨動作電圧内
のとき節点Ｎ１を入力とするインバータエ１の出力の節
点Ｎ２を低レベル、電源電圧■。。が推奨動作電圧の下
限より低いインバータエ１の節点Ｎ２を高レベルにする
ような段数にする。
電源電圧■。。が推奨動差電圧内のときの電圧、すなわ
ち電源電圧検出信号ＶＰＤのレベルは非能動レベルの高
レベルになり、この電源電圧検出信号■，Ｄをゲート入
力とするＮＯＲゲートＧ１の出力である節点Ｎ７のレベ
ルには低レベル、この低レベルを入力とする遅延素子Ｄ
Ｉの出力である節点Ｎ８のレベルは低レベルになり、節
点Ｎ９，ＮｌＯのレベルは外部より入力される行アドレ
スストローブ信号ＲＡＳおよび列アドレスストローブ信
号ＣＡＳに同期して変化するため通常動作が可能となる
。
ち電源電圧検出信号ＶＰＤのレベルは非能動レベルの高
レベルになり、この電源電圧検出信号■，Ｄをゲート入
力とするＮＯＲゲートＧ１の出力である節点Ｎ７のレベ
ルには低レベル、この低レベルを入力とする遅延素子Ｄ
Ｉの出力である節点Ｎ８のレベルは低レベルになり、節
点Ｎ９，ＮｌＯのレベルは外部より入力される行アドレ
スストローブ信号ＲＡＳおよび列アドレスストローブ信
号ＣＡＳに同期して変化するため通常動作が可能となる
。
電源電圧■。０が推奨動作電圧の下限より低下したとき
、電源電圧検出信号ｖＰＤのレベルは能動レベルの低レ
ベルになり、ＮＯＲゲー｝Ｇｌの出力の節点Ｎ７には、
インバータエ３〜工５で構威されるリング発振器の出力
の節点Ｎ５の発振信号ＶＯａ。が出力され、節点Ｎ８に
は遅延素子Ｄ１により、発振信号ｖ０３。よりわずかに
遅れた同相の第２のＣＢＲ信号がＶＣＢ＊！が出力され
、ゲート回路４，５の一方のゲート入力にはＣＢＢリフ
レッスサイクルとおける行アドレスストロープ信号ＲＡ
Ｓおよび列アドレスストロープ信号ＣＡＳと同一の信号
が印加される。
、電源電圧検出信号ｖＰＤのレベルは能動レベルの低レ
ベルになり、ＮＯＲゲー｝Ｇｌの出力の節点Ｎ７には、
インバータエ３〜工５で構威されるリング発振器の出力
の節点Ｎ５の発振信号ＶＯａ。が出力され、節点Ｎ８に
は遅延素子Ｄ１により、発振信号ｖ０３。よりわずかに
遅れた同相の第２のＣＢＲ信号がＶＣＢ＊！が出力され
、ゲート回路４，５の一方のゲート入力にはＣＢＢリフ
レッスサイクルとおける行アドレスストロープ信号ＲＡ
Ｓおよび列アドレスストロープ信号ＣＡＳと同一の信号
が印加される。
このとき、ゲート回路４，５の他方のゲート入力の行ア
ドレスストロープ信号ＲＡＳおよび列アドレスストロー
プ信号ＣＡＳを低レベルにすることによりＣＢＲ判定回
路６には、ゲート回路４，５を介して、ＣＢＲリフレッ
シュサイクルにおける行アドレスストロープ信号ＲＡＳ
および列アドレスストローブ信号ＣＡＳと同一の信号が
入力され、ＣＢＲ判定回路６はこれら信号のレベルおよ
びタイミソグを判定してリフレッス制御信号Φ。ＩＩＲ
を出力し、ＣＢＲリフレッシュ動作が可能となる。
ドレスストロープ信号ＲＡＳおよび列アドレスストロー
プ信号ＣＡＳを低レベルにすることによりＣＢＲ判定回
路６には、ゲート回路４，５を介して、ＣＢＲリフレッ
シュサイクルにおける行アドレスストロープ信号ＲＡＳ
および列アドレスストローブ信号ＣＡＳと同一の信号が
入力され、ＣＢＲ判定回路６はこれら信号のレベルおよ
びタイミソグを判定してリフレッス制御信号Φ。ＩＩＲ
を出力し、ＣＢＲリフレッシュ動作が可能となる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、ＣＢＲ信号発生回路３Ａをインバータエ
６と遅延素子Ｄ１とを備えた構戊とし、これに伴ない、
ゲート回路４Ａ，５ＡをＨＡＮＤゲートで構或した例で
あり、動作は等価的に第１の実施例と同様である。
６と遅延素子Ｄ１とを備えた構戊とし、これに伴ない、
ゲート回路４Ａ，５ＡをＨＡＮＤゲートで構或した例で
あり、動作は等価的に第１の実施例と同様である。
第３図は本発明の第３の実施例を示す回路図である。
この実施例は、リング発振回路２Ａを、ＮＯＲゲー｝Ｇ
２およびインバータＩ４，Ｉ５を備えた構成とし、リン
グ発振器のループの中にＮＯＲゲートＧ２が取込まれた
例、である。これに伴い、ＣＢＲ信号発生回路３Ａはイ
ンバータエ６と遅延素子Ｄ１とで構威され、ゲート回路
４，５はＮｏＲゲートで構成されている。
２およびインバータＩ４，Ｉ５を備えた構成とし、リン
グ発振器のループの中にＮＯＲゲートＧ２が取込まれた
例、である。これに伴い、ＣＢＲ信号発生回路３Ａはイ
ンバータエ６と遅延素子Ｄ１とで構威され、ゲート回路
４，５はＮｏＲゲートで構成されている。
第４図は本発明の第４の実施例を示す回路図である。
この実施例は、リング発振回路２Ａを第３０実施例と同
一の構或とし、ＣＢ’Ｒ信号発生回路３１つ遅延素子Ｄ
Ｉのみで構成し、これに伴ってゲート回路４Ａ，５Ａを
ＮＡＮＤゲートで構成した例で凍る。
一の構或とし、ＣＢ’Ｒ信号発生回路３１つ遅延素子Ｄ
Ｉのみで構成し、これに伴ってゲート回路４Ａ，５Ａを
ＮＡＮＤゲートで構成した例で凍る。
これら第３および第４の実施例も、その動作は等価的に
第１の実施例と同様である。
第１の実施例と同様である。
これら実施例において、リング発振回路２，２Ａの出力
の取り出し位置により、ＣＢＲ信号発生回路３，３Ａお
よびゲート回路４．４Ａ，５．５Ａの組合せが違ってく
る。
の取り出し位置により、ＣＢＲ信号発生回路３，３Ａお
よびゲート回路４．４Ａ，５．５Ａの組合せが違ってく
る。
以上説明したように本発明は、電源電圧が推奨動作電圧
の下限より低下したとき、ＣＢＲ！Ｊフレッシュサイク
ルにおける行アドレスストローブ信号ＲＡＳおよび列ア
ドレスストローブ信号てＡＳと同一の信号を発生してＣ
ＢＲ判定回路へ供給する構或とすることにより、電源電
圧が推奨動作電圧の下限より低下すると自動的にリフレ
ッシュモードに入るので、データの消失を防止すること
ができ、しかも電源電圧を低くくすることによりリフレ
ッシュ動作させることができるので、リフレッシュ動作
時の消費電流を低減することができる効果がある．
の下限より低下したとき、ＣＢＲ！Ｊフレッシュサイク
ルにおける行アドレスストローブ信号ＲＡＳおよび列ア
ドレスストローブ信号てＡＳと同一の信号を発生してＣ
ＢＲ判定回路へ供給する構或とすることにより、電源電
圧が推奨動作電圧の下限より低下すると自動的にリフレ
ッシュモードに入るので、データの消失を防止すること
ができ、しかも電源電圧を低くくすることによりリフレ
ッシュ動作させることができるので、リフレッシュ動作
時の消費電流を低減することができる効果がある．
第１図〜第４図はそれぞれ本発明の第１〜第４の実施例
を示す回路図、第５図は従来の半導体メモリ回路の一例
を示すブロック図である。 １・・・・・・電源電圧検出回路、２，２Ａ・・・・・
・リング発振回路、３，３Ａ・・・・・・ＣＢＲ信号発
生回路、４，４Ａ，５，５Ａ・・・・・・ゲート回路、
６・・・・・・ＣＢＲ判定回路、７・・・・・・行アド
レスバッファ回路、８・・・・・・内部アドレスカウン
タ、ＤＩ・・・・・・遅延素子、Ｇｌ，Ｇ２・・・・・
・ＮＯＲゲート、■１〜Ｉ６，Ｌ＋，Ｌｘ・・・・・・
インバータ、Ｔｌ〜ＴＮ，Ｔｌｌ・・・・・・ＭＯＳ｝
ランジスタ。
を示す回路図、第５図は従来の半導体メモリ回路の一例
を示すブロック図である。 １・・・・・・電源電圧検出回路、２，２Ａ・・・・・
・リング発振回路、３，３Ａ・・・・・・ＣＢＲ信号発
生回路、４，４Ａ，５，５Ａ・・・・・・ゲート回路、
６・・・・・・ＣＢＲ判定回路、７・・・・・・行アド
レスバッファ回路、８・・・・・・内部アドレスカウン
タ、ＤＩ・・・・・・遅延素子、Ｇｌ，Ｇ２・・・・・
・ＮＯＲゲート、■１〜Ｉ６，Ｌ＋，Ｌｘ・・・・・・
インバータ、Ｔｌ〜ＴＮ，Ｔｌｌ・・・・・・ＭＯＳ｝
ランジスタ。
Claims (1)
- 電源電圧が基準電圧より低下したとき能動レベルの電源
電圧検出信号を出力する電源電圧検出回路と、前記電源
電圧検出信号が能動レベルのとき所定の周波数の発振信
号を出力するリング発振回路と、前記発振信号を入力し
て第１のＣＢＲ信号及びこの第１のＣＢＲ信号より所定
の時間遅延した第２のＣＢＲ信号を発生するＣＢＲ信号
発生回路と、前記電源電圧検出信号が能動レベルのとき
前記第２のＣＢＲ信号を出力し非能動レベルのとき行ア
ドレストローブ信号を出力する第１のゲート回路と、前
記電源電圧検出信号が能動レベルのとき前記第１のＣＢ
Ｒ信号を出力し非能動レベルのとき列アドレスストロー
ブ信号を出力する第２のゲート回路と、前記第１および
第２のゲート回路の出力信号のレベルおよびタイミソグ
を判定してリフレッシュ制御信号を出力するＣＢＲ判定
回路とを有することを特徴とする半導体メモリ回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189440A JP2762589B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体メモリ回路 |
| EP90113975A EP0409274B1 (en) | 1989-07-21 | 1990-07-20 | Dynamic memory with a refresh control circuit |
| DE69026987T DE69026987T2 (de) | 1989-07-21 | 1990-07-20 | Dynamischer Speicher mit einer Auffrischungssteuerschaltung |
| US07/555,697 US5150329A (en) | 1989-07-21 | 1990-07-23 | Dynamic memory with a refresh control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1189440A JP2762589B2 (ja) | 1989-07-21 | 1989-07-21 | 半導体メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0354793A true JPH0354793A (ja) | 1991-03-08 |
| JP2762589B2 JP2762589B2 (ja) | 1998-06-04 |
Family
ID=16241286
Family Applications (1)
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- 1990-07-23 US US07/555,697 patent/US5150329A/en not_active Expired - Lifetime
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