JPH0354865B2 - - Google Patents
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- Publication number
- JPH0354865B2 JPH0354865B2 JP59109464A JP10946484A JPH0354865B2 JP H0354865 B2 JPH0354865 B2 JP H0354865B2 JP 59109464 A JP59109464 A JP 59109464A JP 10946484 A JP10946484 A JP 10946484A JP H0354865 B2 JPH0354865 B2 JP H0354865B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- transistor
- power supply
- switching regulator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、高耐圧素子回路と低耐圧素子回路が
形成されたチツプにスイツチングレギユレータを
形成した半導体集積回路に関する。
形成されたチツプにスイツチングレギユレータを
形成した半導体集積回路に関する。
半導体集積回路を構成するトランジスタは、高
速化、低電力化の要求から、ますますフイインパ
ターン化される傾向にある。それにともない、ト
ランジスタの耐圧が下がるので、電源電圧も低く
なる。
速化、低電力化の要求から、ますますフイインパ
ターン化される傾向にある。それにともない、ト
ランジスタの耐圧が下がるので、電源電圧も低く
なる。
〔従来の技術〕
前述したとおり半導体集積回路を構成するトラ
ンジスタの耐圧が下がり、外部から供給する電源
電圧も低くする必要がある。しかしながら、一部
のICのみ動作電源電圧が低いと、現存する他の
ICと電源を共用できず、別電源を用意しなけれ
ばならなくなる。また、出力回路のように駆動能
力の必要なところには大きいトランジスタを使用
し、高速、低電力が要求される論理回路には微細
トランジスタを使用した場合にはそれぞれゲート
耐圧の違いから２つの電源が必要になるという問
題が生ずる。
ンジスタの耐圧が下がり、外部から供給する電源
電圧も低くする必要がある。しかしながら、一部
のICのみ動作電源電圧が低いと、現存する他の
ICと電源を共用できず、別電源を用意しなけれ
ばならなくなる。また、出力回路のように駆動能
力の必要なところには大きいトランジスタを使用
し、高速、低電力が要求される論理回路には微細
トランジスタを使用した場合にはそれぞれゲート
耐圧の違いから２つの電源が必要になるという問
題が生ずる。
また、電源電圧を抵抗分圧して、ゲート耐圧の
低いトランジスタの回路を供給することもかんが
えられるが、それでは低電力化することができな
い。
低いトランジスタの回路を供給することもかんが
えられるが、それでは低電力化することができな
い。
上記のとおり、ICを構成するトランジスタを
微細化すると従来は別個の電源が必要であり、ま
た現在のICとの混用が容易でないという問題点
があつた。
微細化すると従来は別個の電源が必要であり、ま
た現在のICとの混用が容易でないという問題点
があつた。
本発明は上記問題点を解決する半導体集積回路
を提供するものであり、その手段は半導体チツプ
上にスイツチングレギユレータを有し、外部から
供給される電源電圧を該スイツチングレギユレー
タで降圧し、内部回路に動作電源電圧として供給
するようにしたことを特徴とする半導体集積回路
によりなされる。
を提供するものであり、その手段は半導体チツプ
上にスイツチングレギユレータを有し、外部から
供給される電源電圧を該スイツチングレギユレー
タで降圧し、内部回路に動作電源電圧として供給
するようにしたことを特徴とする半導体集積回路
によりなされる。
前記内部回路は低耐圧トランジスタで形成され
た第１の回路と、該低耐圧トランジスタよりも耐
圧の高いトランジスタで形成された第２の回路と
を有し、該第１回路には、スイツチングレギユレ
ータの出力電圧を動作電源電圧として与え、該第
２の回路へは外部から供給される電源電圧を与え
るようにすることが好ましい。
た第１の回路と、該低耐圧トランジスタよりも耐
圧の高いトランジスタで形成された第２の回路と
を有し、該第１回路には、スイツチングレギユレ
ータの出力電圧を動作電源電圧として与え、該第
２の回路へは外部から供給される電源電圧を与え
るようにすることが好ましい。
上記半導体集積回路は、スイツチングレギユレ
ータを内蔵することにより電源電圧を降圧して低
電圧を回路に与えるので、従来のように低電圧源
を別個に設ける必要がなくなつて装置全体の電力
消費が低くなり、高密度高速化が図れ、かつ従来
回路との混用が容易となる。
ータを内蔵することにより電源電圧を降圧して低
電圧を回路に与えるので、従来のように低電圧源
を別個に設ける必要がなくなつて装置全体の電力
消費が低くなり、高密度高速化が図れ、かつ従来
回路との混用が容易となる。
以下、本発明を実施例により添付図面を参照し
て説明する。
て説明する。
第１図は、本発明による半導体集積回路１の回
路構成図であり、該回路は高耐圧素子回路１１、
低耐圧素子回路１２及びスイツチングレギユレー
タ１３から構成されている。
路構成図であり、該回路は高耐圧素子回路１１、
低耐圧素子回路１２及びスイツチングレギユレー
タ１３から構成されている。
高耐圧素子回路１１は、出力回路等の耐圧が高
い素子で構成された回路であつて、従来使用して
いた電源の５〔Ｖ〕が直接に印加されている。
い素子で構成された回路であつて、従来使用して
いた電源の５〔Ｖ〕が直接に印加されている。
低耐圧素子回路１２は、論理回路で耐圧が低い
素子で構成され、スイツチングレギユレータ１３
で上記５〔Ｖ〕を降圧し２〔Ｖ〕が印加されてい
る。
素子で構成され、スイツチングレギユレータ１３
で上記５〔Ｖ〕を降圧し２〔Ｖ〕が印加されてい
る。
第２図は、スイツチングレギユレータ１３の第
１実施例を示す回路構成図である。
１実施例を示す回路構成図である。
第２図の回路は、発振器OSC，Ｎチヤネルエ
ンハンスメント形MOSトランジスタQ1とQ2、イ
ンバータINV、比較器COMP及びコンデンサC1，
C2から構成されている。
ンハンスメント形MOSトランジスタQ1とQ2、イ
ンバータINV、比較器COMP及びコンデンサC1，
C2から構成されている。
上記構成を有する第１実施例の動作を第３図の
波形図に基いて説明する。
波形図に基いて説明する。
発振器OSCからは第３図ａに示すパルス信号
PaがトランジスタQ1のゲートに入力する。この
ゲート入力PaはインバータINVにより反転され
Pbとなり（第３図ｂ）、トランジスタQ2のゲート
に入力する。
PaがトランジスタQ1のゲートに入力する。この
ゲート入力PaはインバータINVにより反転され
Pbとなり（第３図ｂ）、トランジスタQ2のゲート
に入力する。
トランジスタQ1は、Ｎチヤネルエンハンスメ
ント形であるので、ゲート入力PaがＨになると
オン状態になり、Vcc（第１図の高電圧５〔Ｖ〕と
コンデンサC1との間は導通する。従つてコンデ
ンサC1には電荷が徐々に蓄積される。この電荷
の蓄積量に比例してゲート入力PaがＨの間は接
続点Ｃの電位は、第３図ｃに示すように、徐々に
上昇する。
ント形であるので、ゲート入力PaがＨになると
オン状態になり、Vcc（第１図の高電圧５〔Ｖ〕と
コンデンサC1との間は導通する。従つてコンデ
ンサC1には電荷が徐々に蓄積される。この電荷
の蓄積量に比例してゲート入力PaがＨの間は接
続点Ｃの電位は、第３図ｃに示すように、徐々に
上昇する。
一方、ゲート入力PaがＨの間はトランジスタ
Q2のゲート入力PbがＬとなつているので（第３
図ｂ）、Ｎチヤネルエンハンスメント形トランジ
スタQ2はオフ状態となつている。従つてコンデ
ンサC2は、それまで蓄えていた電荷を接地に放
電する。この放電量の減少に比例して接続点ｄの
電位も、第３図ｄに示すように、基準電位Vrefよ
り下がる。
Q2のゲート入力PbがＬとなつているので（第３
図ｂ）、Ｎチヤネルエンハンスメント形トランジ
スタQ2はオフ状態となつている。従つてコンデ
ンサC2は、それまで蓄えていた電荷を接地に放
電する。この放電量の減少に比例して接続点ｄの
電位も、第３図ｄに示すように、基準電位Vrefよ
り下がる。
この基準電位は２〔Ｖ〕であり、この２〔Ｖ〕よ
り接続点ｄの電位が低い間は比較器COMPのＬ
出力（第３図ｅ）が反転されて発振器OSCに入
力され、該発振器OSCは動作し続けてゲート入
力PaはＨ状態を維持する（第３図ａ）。
り接続点ｄの電位が低い間は比較器COMPのＬ
出力（第３図ｅ）が反転されて発振器OSCに入
力され、該発振器OSCは動作し続けてゲート入
力PaはＨ状態を維持する（第３図ａ）。
しかし、ゲート入力PaがＬになると（第３図
ａ）、トランジスタQ1はオフし、コンデンサC1に
は電荷が蓄積されなくなる。このとき、トランジ
スタQ2のゲート入力PbはインバータINVにより
反転されてＨとなる（第３図ｂ）。従つて、トラ
ンジスタQ2はオンし、コンデンサC1とC2の間は
導通してC1に蓄えられていた電荷がC2に流れて、
接続点ｄの電位は上昇し始まる（第３図ｄ）。
ａ）、トランジスタQ1はオフし、コンデンサC1に
は電荷が蓄積されなくなる。このとき、トランジ
スタQ2のゲート入力PbはインバータINVにより
反転されてＨとなる（第３図ｂ）。従つて、トラ
ンジスタQ2はオンし、コンデンサC1とC2の間は
導通してC1に蓄えられていた電荷がC2に流れて、
接続点ｄの電位は上昇し始まる（第３図ｄ）。
接続点ｄの電位がの時点で基準電位Vrefに等
しくなり、更に上昇すると比較器COMPからの
出力信号PeはＨとなり（第３図ｅ）、反転したＬ
信号が発振器OSCに入力する。
しくなり、更に上昇すると比較器COMPからの
出力信号PeはＨとなり（第３図ｅ）、反転したＬ
信号が発振器OSCに入力する。
従つて、発振器OSCの動作は停止し、トラン
ジスタQ1はオフ状態を維持する（第３図ａ）。発
振器OSCが停止し続けると、コンデンサC1には
電荷が供給されないのでトランジスタQ2が導通
していても接続点ｄの電位は徐々に下降して再び
の時点において基準電位Vrefと等しくなる（第
３図ｄ）。
ジスタQ1はオフ状態を維持する（第３図ａ）。発
振器OSCが停止し続けると、コンデンサC1には
電荷が供給されないのでトランジスタQ2が導通
していても接続点ｄの電位は徐々に下降して再び
の時点において基準電位Vrefと等しくなる（第
３図ｄ）。
その後接続点ｄの電位が基準電位の２〔Ｖ〕よ
り下降すると比較器COMPのＬ出力が反転して
発振器OSCに入力され、再び発振器OSCが動作
を開始して、矢印で示すように、トランジスタ
Q1のゲート入力PaがＨになる（第３図ｄ，ｅ，
ａ）。
り下降すると比較器COMPのＬ出力が反転して
発振器OSCに入力され、再び発振器OSCが動作
を開始して、矢印で示すように、トランジスタ
Q1のゲート入力PaがＨになる（第３図ｄ，ｅ，
ａ）。
以後、スイツチングレギユレータ１３は上述し
た同じ動作を繰り返し、高電圧５〔Ｖ〕を２〔Ｖ〕
に下げて接続点ｄから取り出し、低耐圧素子回路
１２にこの２〔Ｖ〕を入力する。
た同じ動作を繰り返し、高電圧５〔Ｖ〕を２〔Ｖ〕
に下げて接続点ｄから取り出し、低耐圧素子回路
１２にこの２〔Ｖ〕を入力する。
第４図は、スイツチングレギユレータ１３の第
２実施例を示す回路構成図である。第２図の第１
実施例と異なるのは、２つのＮチヤネルエンハン
スメント形MOSトランジスタQ3，Q4と１つのコ
ンデンサC3を増設した点にある。この第２実施
例によれば、新しく設けられたコンデンサC3に
は、トランジスタQ1のゲート入力Paよりも遅れ
たゲート入力Pb（第３図ｂ）のトランジスタQ3の
オンオフ動作により電荷が蓄積される。従つて新
たな接続点ｆの電圧波形も接続点Ｃの電圧波形
（第３図ｅ）と同一であるが遅れた形となる。一
方、トランジスタQ2とQ4も互いに時間がずれて
オンオフ動作を繰り返す。このため、接続点ｄの
電圧波形は第１実施例の場合よりも（第３図ｄ）、
第２実施例のほうが滑らかになる。
２実施例を示す回路構成図である。第２図の第１
実施例と異なるのは、２つのＮチヤネルエンハン
スメント形MOSトランジスタQ3，Q4と１つのコ
ンデンサC3を増設した点にある。この第２実施
例によれば、新しく設けられたコンデンサC3に
は、トランジスタQ1のゲート入力Paよりも遅れ
たゲート入力Pb（第３図ｂ）のトランジスタQ3の
オンオフ動作により電荷が蓄積される。従つて新
たな接続点ｆの電圧波形も接続点Ｃの電圧波形
（第３図ｅ）と同一であるが遅れた形となる。一
方、トランジスタQ2とQ4も互いに時間がずれて
オンオフ動作を繰り返す。このため、接続点ｄの
電圧波形は第１実施例の場合よりも（第３図ｄ）、
第２実施例のほうが滑らかになる。
第５図は、第３実施例の回路構成図である。こ
の実施例は、トランジスタQ1をＰチヤネルエン
ハンスメント形トランジスタにし、両トランジス
タQ1とQ2で相補形トランジスタが構成されてい
る。第１と第２の実施例（第２図、第３図）と異
なり、トランジスタQ1とQ2の各ゲート入力Paと
Pbは同一波形となるが、Q1とQ2は互いに反対の
動作をするために各接続点ｃ，ｄ，ｅの波形は第
３図ｃ，ｄ，ｅと同じになる。第１実施例と異な
りインバータINVとコンデンサC2がないので、
回路構成が簡単になつている。
の実施例は、トランジスタQ1をＰチヤネルエン
ハンスメント形トランジスタにし、両トランジス
タQ1とQ2で相補形トランジスタが構成されてい
る。第１と第２の実施例（第２図、第３図）と異
なり、トランジスタQ1とQ2の各ゲート入力Paと
Pbは同一波形となるが、Q1とQ2は互いに反対の
動作をするために各接続点ｃ，ｄ，ｅの波形は第
３図ｃ，ｄ，ｅと同じになる。第１実施例と異な
りインバータINVとコンデンサC2がないので、
回路構成が簡単になつている。
第６図は、本発明の応用例であり、半導体基板
SBにマイナスのバイアス電圧を加えるための電
源VBBGENが装着されており、その電源の発振器
OSCを本発明のレギユレータ１３に共用しかつ
該レギユレータ１３のコンデンサＣを外付けとし
たものである。
SBにマイナスのバイアス電圧を加えるための電
源VBBGENが装着されており、その電源の発振器
OSCを本発明のレギユレータ１３に共用しかつ
該レギユレータ１３のコンデンサＣを外付けとし
たものである。
本発明によれば、スイツチングレギユレータを
内蔵することにより効率よく高電圧を降圧して低
電圧を回路に与えることができるので、従来のよ
うに低電圧源を別個に設ける必要がなくなつて装
置全体の電力消費が低くなり、高密度高速化が図
れ、かつ従来回路との混用が容易となる。
内蔵することにより効率よく高電圧を降圧して低
電圧を回路に与えることができるので、従来のよ
うに低電圧源を別個に設ける必要がなくなつて装
置全体の電力消費が低くなり、高密度高速化が図
れ、かつ従来回路との混用が容易となる。
第１図は、本発明集積回路の全体構成図、第２
図は第１図のスイツチングレギユレータの第１実
施例を示す構成図、第３図は第２図に示す回路の
各部の波形図、第４図と第５図はそれぞれスイツ
チングレギユレータの第２と第３の実施例を示す
構成図、第６図は本発明装置の応用例を示す構成
図である。 １……本発明による半導体集積回路、１１……
高耐圧素子回路、１２……低耐圧素子回路、１３
……スイツチングレギユレータ、Q1……第１ト
ランジスタ、Q2……第２トランジスタ、C1……
コンデンサ。
図は第１図のスイツチングレギユレータの第１実
施例を示す構成図、第３図は第２図に示す回路の
各部の波形図、第４図と第５図はそれぞれスイツ
チングレギユレータの第２と第３の実施例を示す
構成図、第６図は本発明装置の応用例を示す構成
図である。 １……本発明による半導体集積回路、１１……
高耐圧素子回路、１２……低耐圧素子回路、１３
……スイツチングレギユレータ、Q1……第１ト
ランジスタ、Q2……第２トランジスタ、C1……
コンデンサ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上に低耐圧トランジスで形成され
た第１の回路と、 該低耐圧トランジスタよりも耐圧の高いトラン
ジスタで形成された第２の回路と、 基板バイアス発生用の発振器と、 該発振器出力に応答して、基板バイアス電圧を
半導体基板に印加する基板バイアス発生回路と、 該発振器の出力に応答して動作し、外部から供
給される電源電圧を降圧するスイツチングレギユ
レータとを有し、 前記第１の回路には、スイツチングレギユレー
タの出力電圧を動作電源電圧として与え、前記第
２の回路へは外部から供給される電源電圧を与え
るようにしたことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109464A JPS60254650A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59109464A JPS60254650A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254650A JPS60254650A (ja) | 1985-12-16 |
| JPH0354865B2 true JPH0354865B2 (ja) | 1991-08-21 |
Family
ID=14510890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59109464A Granted JPS60254650A (ja) | 1984-05-31 | 1984-05-31 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254650A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2500422B2 (ja) * | 1993-02-10 | 1996-05-29 | 日本電気株式会社 | 半導体ｉｃチップ内蔵用の降圧回路 |
| JP5072731B2 (ja) * | 2008-06-23 | 2012-11-14 | 株式会社東芝 | 定電圧昇圧電源 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5731333A (en) * | 1980-07-31 | 1982-02-19 | Suwa Seikosha Kk | Power source circuit system |
-
1984
- 1984-05-31 JP JP59109464A patent/JPS60254650A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60254650A (ja) | 1985-12-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |