JPH0354870B2 - - Google Patents
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- Publication number
- JPH0354870B2 JPH0354870B2 JP60244091A JP24409185A JPH0354870B2 JP H0354870 B2 JPH0354870 B2 JP H0354870B2 JP 60244091 A JP60244091 A JP 60244091A JP 24409185 A JP24409185 A JP 24409185A JP H0354870 B2 JPH0354870 B2 JP H0354870B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- potential
- holes
- potential barrier
- channels
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/87—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of PN-junction gate FETs
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は新しい動作原理に基づく半導体装置に
関するものである。
関するものである。
［先行技術の説明］
従来より半導体素子としては、バイポーラトラ
ンジスタ、電界効果トランジスタあるいはサイリ
スタなどの各種のものが存在しているが、これら
の素子の場合、単一または複数の電圧入力（V1，
V2，……）あるいは電流入力（I1，I2……）に対
して、１つの伝達関数ｆ（V1，V2，……）または
ｆ（I1，I2，……）による出力が得られる一次元
的構造を持つものであつた。また、静電誘導トラ
ンジスタの場合は、電圧入力（V1，V2）に対し
て電位障壁Ψ（V1，V2）が形成され、これに応じ
て１つの伝達関数ｆ（Ψ）により出力が得られる
ものであり、二次元的な構造を持つものであつ
た。
ンジスタ、電界効果トランジスタあるいはサイリ
スタなどの各種のものが存在しているが、これら
の素子の場合、単一または複数の電圧入力（V1，
V2，……）あるいは電流入力（I1，I2……）に対
して、１つの伝達関数ｆ（V1，V2，……）または
ｆ（I1，I2，……）による出力が得られる一次元
的構造を持つものであつた。また、静電誘導トラ
ンジスタの場合は、電圧入力（V1，V2）に対し
て電位障壁Ψ（V1，V2）が形成され、これに応じ
て１つの伝達関数ｆ（Ψ）により出力が得られる
ものであり、二次元的な構造を持つものであつ
た。
このように、従来の半導体装置は、１つの伝達
関数を有する一次元ないしは二次元的な構造をな
すものに過ぎず、集積密度を上げるにも構造上の
限界があつた。
関数を有する一次元ないしは二次元的な構造をな
すものに過ぎず、集積密度を上げるにも構造上の
限界があつた。
［発明の目的］
本発明は、従来の半導体装置における高集積化
の限界を破る全く新しい構造の半導体装置を提供
することを目的とする。
の限界を破る全く新しい構造の半導体装置を提供
することを目的とする。
［発明の概要］
本発明の半導体素子は、ある電圧入力（V1，
V2，V3）に対して、ある電位障壁Ψ（V1，V2，
V3）が形成され、これに応じて２つのｆ（Ψ）お
よびｇ（Ψ）という伝達関数により決まる２つの
異なる出力が得られるもので、三次元的構造を持
つものである。ここで、ｆ（Ψ）とｇ（Ψ）とはあ
る関数式ｆ（Ψ）＝ｈ（ｇ（Ψ））で結ばれている。
上記の３つの場合で、各々伝達関数は温度Ｔおよ
び不純物濃度や寸法やバンドギヤツプなどの構造
パラメータにて決められる。
V2，V3）に対して、ある電位障壁Ψ（V1，V2，
V3）が形成され、これに応じて２つのｆ（Ψ）お
よびｇ（Ψ）という伝達関数により決まる２つの
異なる出力が得られるもので、三次元的構造を持
つものである。ここで、ｆ（Ψ）とｇ（Ψ）とはあ
る関数式ｆ（Ψ）＝ｈ（ｇ（Ψ））で結ばれている。
上記の３つの場合で、各々伝達関数は温度Ｔおよ
び不純物濃度や寸法やバンドギヤツプなどの構造
パラメータにて決められる。
［発明の実施例］
以下、本発明の実施例について説明するが、具
体的構成を説明する前に概念的説明を行なう。
体的構成を説明する前に概念的説明を行なう。
第１図は、本発明による半導体装置の電極配列
を示す概念図で、半導体装置は殆んど真性に近い
（πまたはＶ）半導体にて形成される活性領域お
よびその外縁部に、それぞれ対向して配置された
２対のｐ型およびｎ型領域の４つの電極から成
る。ｚ方向には何ら変化がないので、第１図には
ｚ方向に垂直な断面を示してある。
を示す概念図で、半導体装置は殆んど真性に近い
（πまたはＶ）半導体にて形成される活性領域お
よびその外縁部に、それぞれ対向して配置された
２対のｐ型およびｎ型領域の４つの電極から成
る。ｚ方向には何ら変化がないので、第１図には
ｚ方向に垂直な断面を示してある。
第２図は、第１図の半導体装置のＡ−A′（ｘ
軸）およびＢ−B′（ｙ軸）に沿つた無バイアスの
平衡状態におけるエネルギーバンド図を示したも
ので、Ecは伝導帯レベル、Eiは真性レベル、EF
はフエルミレベル、EVは価電子レベルである。
また、第３図は第１図の半導体装置における正孔
および電子に対するポテンシヤル分布図を示した
もので、V0，V2はｎ型電極のポテンシヤル、
V1，V3はｐ型電極のポテンシヤルを表わし、矢
印はそれぞれ電子および正孔の流れの方向を表わ
している。電位障壁は、バルクの中心部に全電極
のビルドイン電圧により静電的に誘起され、ｘま
たはｙ軸方向で電子に対し、また、それと直交す
る軸方向で正孔に対し電位の頂点として働く。
軸）およびＢ−B′（ｙ軸）に沿つた無バイアスの
平衡状態におけるエネルギーバンド図を示したも
ので、Ecは伝導帯レベル、Eiは真性レベル、EF
はフエルミレベル、EVは価電子レベルである。
また、第３図は第１図の半導体装置における正孔
および電子に対するポテンシヤル分布図を示した
もので、V0，V2はｎ型電極のポテンシヤル、
V1，V3はｐ型電極のポテンシヤルを表わし、矢
印はそれぞれ電子および正孔の流れの方向を表わ
している。電位障壁は、バルクの中心部に全電極
のビルドイン電圧により静電的に誘起され、ｘま
たはｙ軸方向で電子に対し、また、それと直交す
る軸方向で正孔に対し電位の頂点として働く。
本発明による素子は基本的には三次元的動作を
行なうものであり、半導体中の正孔および電子双
方に対して単一の電位障壁が働くという独特の性
質を持つものである。
行なうものであり、半導体中の正孔および電子双
方に対して単一の電位障壁が働くという独特の性
質を持つものである。
それに、一方のチヤネルを徐々にピンチオフさ
せると、もう一方のチヤネルのパンチスルー電流
が増加するという相補的情報出力の特徴を持つ。
せると、もう一方のチヤネルのパンチスルー電流
が増加するという相補的情報出力の特徴を持つ。
電位障壁により制御されるので、双方の出力電
流は負の温度係数を有し、各々の相補的チヤネル
において、一次元のSITと同様な各々対応する端
子電圧に対して依存性を持つものである。即ち、
非飽和特性、高いトランスコンダクタンスを有す
る。実際のデバイスでは直列抵抗効果により、高
電流領域で指数関数特性からのずれが生じるであ
ろう。このデバイスは接地および逆バイアス状態
の接合しか持たない。主たる電流はｐチヤネルで
正孔、ｎチヤネルで電子である多数キヤリアによ
るドリフト電流で、両チヤネルが交差する共通の
障壁部を通つて流れる。
流は負の温度係数を有し、各々の相補的チヤネル
において、一次元のSITと同様な各々対応する端
子電圧に対して依存性を持つものである。即ち、
非飽和特性、高いトランスコンダクタンスを有す
る。実際のデバイスでは直列抵抗効果により、高
電流領域で指数関数特性からのずれが生じるであ
ろう。このデバイスは接地および逆バイアス状態
の接合しか持たない。主たる電流はｐチヤネルで
正孔、ｎチヤネルで電子である多数キヤリアによ
るドリフト電流で、両チヤネルが交差する共通の
障壁部を通つて流れる。
第３図に示すように、直交する両チヤネルを流
れる電流は、電位分布の鞍点付近の断面により決
まる交点で殆んど一本の線上に、各々両方向とも
乗つてくる。この点はデバイスパラメータやバイ
アス条件によつて決まつてくる。結果的にこの点
において、常に変化する正孔を電子によるプラズ
マが存在する。この交差部は極めて小さいことか
ら、本質的に高電界動作であり、キヤリア移動度
が極めて高く（速度飽和および結晶温度による制
限がある）、従つて、キヤリアの再結合は殆んど
起こらない。
れる電流は、電位分布の鞍点付近の断面により決
まる交点で殆んど一本の線上に、各々両方向とも
乗つてくる。この点はデバイスパラメータやバイ
アス条件によつて決まつてくる。結果的にこの点
において、常に変化する正孔を電子によるプラズ
マが存在する。この交差部は極めて小さいことか
ら、本質的に高電界動作であり、キヤリア移動度
が極めて高く（速度飽和および結晶温度による制
限がある）、従つて、キヤリアの再結合は殆んど
起こらない。
第４図、第５図はは第１図の半導体装置の動作
説明図で、第４図は一対の対向電極を接続した合
（V1＝V3）、第５図は２組の対向電極のうちそれ
ぞれ一方を接地した場合（V0＝V1＝０）の動作
説明図である。
説明図で、第４図は一対の対向電極を接続した合
（V1＝V3）、第５図は２組の対向電極のうちそれ
ぞれ一方を接地した場合（V0＝V1＝０）の動作
説明図である。
第４図に示すように同型の電極を接続した場合
には、各々ｐまたはｎチヤネルSIT動作を行な
い、但し単一の出力のみ得られる。
には、各々ｐまたはｎチヤネルSIT動作を行な
い、但し単一の出力のみ得られる。
一方、第５図に示すように、一方のｐおよびｎ
電極を接地した場合、次に示す動作モードで記さ
れる形に簡単化される。
電極を接地した場合、次に示す動作モードで記さ
れる形に簡単化される。
In＝ｆ（Ψ） ……(1)
Ip＝ｇ（Ψ） ……(2)
Ψ＝Φ(Vp,Vn,T、構造パラメ哀
Claims (1)
- １ 実質的に真性の半導体にて形成される活性領
域の外縁部にそれぞれ直交して対向配置されるｐ
型領域とｎ型領域の２対の電極領域を備え、これ
ら４つの電極領域のビルトイン電位差にて静電的
に誘起される１つの電位障壁点でそれぞれ直交し
て正孔及び電子の流れるチヤネルが形成されると
共に、これら各チヤネルが前記電位障壁の各異な
る関数で決まり、一方が増加すると他方が減少す
る相補的関係の電流を保持する構造の半導体装
置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244091A JPS62105478A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
| EP86308406A EP0225716B1 (en) | 1985-11-01 | 1986-10-29 | Non-saturated current semiconductor device having two current paths |
| DE8686308406T DE3685944T2 (de) | 1985-11-01 | 1986-10-29 | Nichtgesaettigte stromhalbleiteranordnung mit zwei strompfaden. |
| US07/298,841 US4920400A (en) | 1985-11-01 | 1989-01-18 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60244091A JPS62105478A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62105478A JPS62105478A (ja) | 1987-05-15 |
| JPH0354870B2 true JPH0354870B2 (ja) | 1991-08-21 |
Family
ID=17113607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60244091A Granted JPS62105478A (ja) | 1985-11-01 | 1985-11-01 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4920400A (ja) |
| EP (1) | EP0225716B1 (ja) |
| JP (1) | JPS62105478A (ja) |
| DE (1) | DE3685944T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2752991B2 (ja) * | 1988-07-14 | 1998-05-18 | 株式会社東芝 | 半導体装置 |
| US5103415A (en) * | 1989-01-13 | 1992-04-07 | Kabushiki Kaisha Toshiba | Computer-simulation technique for numerical analysis of semiconductor devices |
| US6201267B1 (en) | 1999-03-01 | 2001-03-13 | Rensselaer Polytechnic Institute | Compact low power complement FETs |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3840888A (en) * | 1969-12-30 | 1974-10-08 | Ibm | Complementary mosfet device structure |
| JPS526076B1 (ja) * | 1971-04-28 | 1977-02-18 | ||
| DE2636873A1 (de) * | 1976-08-17 | 1978-02-23 | Siemens Ag | Halbleiterbauelement mit zwei gekreuzten teildioden und mit transistorartigen eigenschaften |
| US4284997A (en) * | 1977-07-07 | 1981-08-18 | Zaidan Hojin Handotai Kenkyu Shinkokai | Static induction transistor and its applied devices |
-
1985
- 1985-11-01 JP JP60244091A patent/JPS62105478A/ja active Granted
-
1986
- 1986-10-29 DE DE8686308406T patent/DE3685944T2/de not_active Expired - Fee Related
- 1986-10-29 EP EP86308406A patent/EP0225716B1/en not_active Expired
-
1989
- 1989-01-18 US US07/298,841 patent/US4920400A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62105478A (ja) | 1987-05-15 |
| US4920400A (en) | 1990-04-24 |
| DE3685944D1 (de) | 1992-08-13 |
| EP0225716A2 (en) | 1987-06-16 |
| EP0225716A3 (en) | 1987-10-28 |
| EP0225716B1 (en) | 1992-07-08 |
| DE3685944T2 (de) | 1993-03-04 |
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