JPS61168967A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61168967A JPS61168967A JP60010144A JP1014485A JPS61168967A JP S61168967 A JPS61168967 A JP S61168967A JP 60010144 A JP60010144 A JP 60010144A JP 1014485 A JP1014485 A JP 1014485A JP S61168967 A JPS61168967 A JP S61168967A
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- JP
- Japan
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- gate
- drain
- channel
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/202—FETs having static field-induced regions, e.g. static-induction transistors [SIT] or permeable base transistors [PBT]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、理想的な電流飽和特性を有する静電誘導トラ
ンジスタ（５ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ’ｒｒａ
ｎｓｉｓｔｏｒ、略してＳＩＴど呼ぶ。）に関するもの
である。
ンジスタ（５ｔａｔｉｃ Ｉｎｄｕｃｔｉｏｎ’ｒｒａ
ｎｓｉｓｔｏｒ、略してＳＩＴど呼ぶ。）に関するもの
である。
従来の技術
第６図（＆）に、縦形（基板の厚み方向を表わす。）に
形成された基本的な接合ゲート型ＳＩＴの断面構造を示
す。このＳＩＴは、ｎ型のノース領域２０１、ｎ型のド
レイン領域２０２、ｐ＋型のゲート領域２０３、及びチ
ャネル部となるｎ−型のエピタキシャル領域２０４から
成り、ＦＩＣＴに比べて、チャネル寸法が小さく、チャ
ネル部の不純物密度が少ない（約１０〜１０ 口 ）た
め、零ゲートバイアス時あるいはわずかな逆方向電圧を
ゲ−トに印加した状態で、すでにチャネルが完全に空乏
層で覆われたピンチオフ状態となる。
形成された基本的な接合ゲート型ＳＩＴの断面構造を示
す。このＳＩＴは、ｎ型のノース領域２０１、ｎ型のド
レイン領域２０２、ｐ＋型のゲート領域２０３、及びチ
ャネル部となるｎ−型のエピタキシャル領域２０４から
成り、ＦＩＣＴに比べて、チャネル寸法が小さく、チャ
ネル部の不純物密度が少ない（約１０〜１０ 口 ）た
め、零ゲートバイアス時あるいはわずかな逆方向電圧を
ゲ−トに印加した状態で、すでにチャネルが完全に空乏
層で覆われたピンチオフ状態となる。
この時、第５図（ｂ）に示す様な鞍部点状の電位障壁２
０５がソース前面に現われ、この電位障壁の高さが、主
としてソースからドレインに流れるキャリアの流量制御
を行なうことになる。（この電位障壁が固有ゲートの機
能をもつ。）なお、鞍部点状の電位障壁（または、固有
ゲートの障壁とも呼ぶ。）を越えてソースからドレイン
に流れるキャリアはチャネルの中心部２０６に集中して
流れる。
０５がソース前面に現われ、この電位障壁の高さが、主
としてソースからドレインに流れるキャリアの流量制御
を行なうことになる。（この電位障壁が固有ゲートの機
能をもつ。）なお、鞍部点状の電位障壁（または、固有
ゲートの障壁とも呼ぶ。）を越えてソースからドレイン
に流れるキャリアはチャネルの中心部２０６に集中して
流れる。
第５図（Ｃ）にＳＩＴのポテンシャル分布を示す。
（第６図（＆）の破線人、Ｂに沿って眺めたポテンシャ
ル分布が第６図（ｃｌのＡ′、Ｂ′ に対応する。）ソ
ース中心の座標を（０，０）とし、ソースからドレイン
へ向かつてＹ軸をとる。Ｙ＝ＹｅでＸ軸方向へゲートが
存在しＸ＝−ＸＧの位置にゲート電圧が印加される。ｙ
＝ｙＤの位置がドレイン、Ｙ＝Ｏの位置がソースである
。空乏層はＹＧからソース側にＹｓまで、ドレイン側に
Ｙｄ まで延びている。固有ゲートの障壁の高さく第６
図（ｃｌでｖ／。
ル分布が第６図（ｃｌのＡ′、Ｂ′ に対応する。）ソ
ース中心の座標を（０，０）とし、ソースからドレイン
へ向かつてＹ軸をとる。Ｙ＝ＹｅでＸ軸方向へゲートが
存在しＸ＝−ＸＧの位置にゲート電圧が印加される。ｙ
＝ｙＤの位置がドレイン、Ｙ＝Ｏの位置がソースである
。空乏層はＹＧからソース側にＹｓまで、ドレイン側に
Ｙｄ まで延びている。固有ゲートの障壁の高さく第６
図（ｃｌでｖ／。
と示す。）はドレイン電圧に比例して低下し、かつ障壁
位置がソース側に移動するため、障壁を越えるキャリア
の量が増して、ＳＩＴ特有の不飽和の電流、電圧特性を
示すことになる。（例えば、Ｉ ＨＥ’Ｅ Ｔｒａｎ
ｓ、 ｖｏｌ ＥＤ −２６，Ａ７ （１９７８）ｐ７
６１〜７６７） 発明が解決しようとする問題点 従来のＳＩＴのこの不飽和特性は、固有ゲートの障壁の
高さがゲート電圧とドレイン電圧との両方に依存するた
めであるが、電圧利得か取りにくいという欠点を有する
。つまり増幅器として１段あたりの利得ム７は、 で与えられるから、ｒＤ が大きい方つまり飽和特性の
方が電圧利得の点で有利になる。
位置がソース側に移動するため、障壁を越えるキャリア
の量が増して、ＳＩＴ特有の不飽和の電流、電圧特性を
示すことになる。（例えば、Ｉ ＨＥ’Ｅ Ｔｒａｎ
ｓ、 ｖｏｌ ＥＤ −２６，Ａ７ （１９７８）ｐ７
６１〜７６７） 発明が解決しようとする問題点 従来のＳＩＴのこの不飽和特性は、固有ゲートの障壁の
高さがゲート電圧とドレイン電圧との両方に依存するた
めであるが、電圧利得か取りにくいという欠点を有する
。つまり増幅器として１段あたりの利得ム７は、 で与えられるから、ｒＤ が大きい方つまり飽和特性の
方が電圧利得の点で有利になる。
ところが、この飽和特性が一般のＦＩＣＴ（電界効果ト
ランジスタ）の様に、ソース内部抵抗ｒｓの存在による
負帰還効果により実現される場合は、見掛は上の相互コ
ンダクタンスｇｍが観測すれ（従来、これがＦＥＴ本来
の相互コンダクタンスと誤解されていた。） と表わされる。従って、ｒ５が犬きくなれば、本来固有
ゲートで実現されるｇｍより、見かけ上手さなｇｍ Ｌ
か得られない。
ランジスタ）の様に、ソース内部抵抗ｒｓの存在による
負帰還効果により実現される場合は、見掛は上の相互コ
ンダクタンスｇｍが観測すれ（従来、これがＦＥＴ本来
の相互コンダクタンスと誤解されていた。） と表わされる。従って、ｒ５が犬きくなれば、本来固有
ゲートで実現されるｇｍより、見かけ上手さなｇｍ Ｌ
か得られない。
しかし、現在まで、非飽和型特性のＳＩＴで得られた大
きなｇｍを維持したままで、さらにｒｊを増大せずに理
想的な飽和型特性を実現する原理は未だに提案されてい
ないのが実状である。
きなｇｍを維持したままで、さらにｒｊを増大せずに理
想的な飽和型特性を実現する原理は未だに提案されてい
ないのが実状である。
応用面で考えても、電圧利得が充分にとれ、集積回路で
多用される電位設定機能（これは飽和特性にもとすく。
多用される電位設定機能（これは飽和特性にもとすく。
）を有する能動デバイスがＳＩＴで実現できないならば
、汎用デバイスとなりにくいと認めざるを得ない。
、汎用デバイスとなりにくいと認めざるを得ない。
本発明は、上記従来の問題点を解消するために為された
もので、簡単な構成で、理想的な電流飽和特性を有する
新しいＳＩＴの提供を目的とする。
もので、簡単な構成で、理想的な電流飽和特性を有する
新しいＳＩＴの提供を目的とする。
問題点を解決する為の手段
本発明は、ソース領域とドレイン領域の間に設けられた
チャネルのソース領域近傍に形成された第１のゲート領
域が、チャネル内ソース領域前面に、多数キャリアに対
する電位障壁を形成しくただし、電位障壁からソース領
域までの抵抗ｒＢ と固有の相互コンダクタンスＧｍの
積は１以下とする。）、さらにチャネルのドレイン領域
近傍のチャネル幅を一定以上の距離にわたって決める様
に第２のゲート領域を形成するものである。
チャネルのソース領域近傍に形成された第１のゲート領
域が、チャネル内ソース領域前面に、多数キャリアに対
する電位障壁を形成しくただし、電位障壁からソース領
域までの抵抗ｒＢ と固有の相互コンダクタンスＧｍの
積は１以下とする。）、さらにチャネルのドレイン領域
近傍のチャネル幅を一定以上の距離にわたって決める様
に第２のゲート領域を形成するものである。
作用
本発明は、上記した構成により、第１のゲート領域がチ
ャネル内ソース領域前面に、ＳＩＴ特有の鞍部点状の電
位障壁を形成し、しかもｒｓ、Ｇｍ（１として、固有の
相互コンダクタンスそのも・のが得られ、第２のゲート
領域が、ドレイン領域に対し静電遮へいの効果を示す事
により、電位障壁をドレイン電圧と無関係にし、その結
果として、理想的な電流飽和特性のＳＩＴを実現する。
ャネル内ソース領域前面に、ＳＩＴ特有の鞍部点状の電
位障壁を形成し、しかもｒｓ、Ｇｍ（１として、固有の
相互コンダクタンスそのも・のが得られ、第２のゲート
領域が、ドレイン領域に対し静電遮へいの効果を示す事
により、電位障壁をドレイン電圧と無関係にし、その結
果として、理想的な電流飽和特性のＳＩＴを実現する。
（このＳＩＴを以後、Ｓｈｉｅｌｄｉｎｇ Ｉｄｅａｌ
Ｓａｔｕｒａｔｅｄ ０ｐａｒａｔｉｏｎ ＳＩＴ 、
略して５ＩＳＯ−ＢＩＴと呼称する。） 実施例 第１図（ａ）は本発明の一実施例における横型に形成し
た接合ゲート型“５ＩＳＯ−８ＩＴ ”の上面図、（ｂ
）はチャネル方向に沿ったａ −ａ ’断面図、（ｃ）
はチャネル方向と直角な面に沿ったｂ−ｂ’断面図、（
ｄ）はチャネル方向と直角な面に沿ったｃ −ｃ ’断
面図、（１５）は本実施例の８１３０−８ＩＴの記号を
表わすＯ 第１図において、ｐ基板１０１（不純物密度Ｎ ＝ １
ｏ”〜１ｏ”ｃｍ ’）上にｎ−ウ、ル１０２（Ｎ＝
１０１２〜１０１７ｃｒｒＬ−！′）カ形成すレ、コノ
ｎ−ウェル１０２内表面に、ソースＳのｎ” 領域１ｏ
ａ（Ｎ＝１０１７〜１０２０ｃＩｒＬ−５）、トレイン
（Ｄ）ノｎ十領域１０４（Ｎ＝１０〜１ｏｃＩｒＬ）、
第１ゲー ト（Ｇ１ ）（７）り 領域１ｏ６（Ｎ＝
１０〜１０２０ｃＩｒＬ）、第２ゲート（Ｇ２）のｐ
領域１０６（Ｎ＝１０〜１ｏ ｃｒＩＬ ）か形成され
、ソース電極１ｏ７．ドレイン電極１０８．第１ゲート
電極１０９、第２ゲート電極１１０が、絶縁膜１１１の
コンタクト窓を通して、対応する領域とコンタクトされ
る。第１図において、丸印１１２は、第１ゲートのｐ
領域１０５によって形成される鞍部点状の電位障壁が存
在する領域で、以下、“固有ゲート領域１１２”と呼称
する。
Ｓａｔｕｒａｔｅｄ ０ｐａｒａｔｉｏｎ ＳＩＴ 、
略して５ＩＳＯ−ＢＩＴと呼称する。） 実施例 第１図（ａ）は本発明の一実施例における横型に形成し
た接合ゲート型“５ＩＳＯ−８ＩＴ ”の上面図、（ｂ
）はチャネル方向に沿ったａ −ａ ’断面図、（ｃ）
はチャネル方向と直角な面に沿ったｂ−ｂ’断面図、（
ｄ）はチャネル方向と直角な面に沿ったｃ −ｃ ’断
面図、（１５）は本実施例の８１３０−８ＩＴの記号を
表わすＯ 第１図において、ｐ基板１０１（不純物密度Ｎ ＝ １
ｏ”〜１ｏ”ｃｍ ’）上にｎ−ウ、ル１０２（Ｎ＝
１０１２〜１０１７ｃｒｒＬ−！′）カ形成すレ、コノ
ｎ−ウェル１０２内表面に、ソースＳのｎ” 領域１ｏ
ａ（Ｎ＝１０１７〜１０２０ｃＩｒＬ−５）、トレイン
（Ｄ）ノｎ十領域１０４（Ｎ＝１０〜１ｏｃＩｒＬ）、
第１ゲー ト（Ｇ１ ）（７）り 領域１ｏ６（Ｎ＝
１０〜１０２０ｃＩｒＬ）、第２ゲート（Ｇ２）のｐ
領域１０６（Ｎ＝１０〜１ｏ ｃｒＩＬ ）か形成され
、ソース電極１ｏ７．ドレイン電極１０８．第１ゲート
電極１０９、第２ゲート電極１１０が、絶縁膜１１１の
コンタクト窓を通して、対応する領域とコンタクトされ
る。第１図において、丸印１１２は、第１ゲートのｐ
領域１０５によって形成される鞍部点状の電位障壁が存
在する領域で、以下、“固有ゲート領域１１２”と呼称
する。
また、第１ゲートの１対のｐ 領域１０６の間隔を狭く
する方が、第２図（ｂ）に示す様な鞍部点状の電位障壁
３０１が実現され易くなり相互コンダクタンスＧｍは大
きくなる。これはこの電位障壁＋ ３０１の高さを制御して、ソースのｎ 領域１０３から
ドレイン側に注入される電子の量を制御を効率よくする
。しかも、第１ゲートのｐ 領域１０５はソースのｎ
領域１０３に対し、逆バイアス条件を用いるため、第１
図（ａｌの様に隣接して形成できるため、ソースのｎ十
領域１０３〜固有ゲート領域１１２間の抵抗ｒＢは、極
めて小さくなり、ｒｇ、Ｇｍ（１は容易に実現される。
する方が、第２図（ｂ）に示す様な鞍部点状の電位障壁
３０１が実現され易くなり相互コンダクタンスＧｍは大
きくなる。これはこの電位障壁＋ ３０１の高さを制御して、ソースのｎ 領域１０３から
ドレイン側に注入される電子の量を制御を効率よくする
。しかも、第１ゲートのｐ 領域１０５はソースのｎ
領域１０３に対し、逆バイアス条件を用いるため、第１
図（ａｌの様に隣接して形成できるため、ソースのｎ十
領域１０３〜固有ゲート領域１１２間の抵抗ｒＢは、極
めて小さくなり、ｒｇ、Ｇｍ（１は容易に実現される。
従ってＳＩＴ特有の大きなＧｍがそのまま利用できる。
次に、ドレインのｎ十領域１０４に隣接する第２ゲート
の１対のｐ十領域１０６の間隔ＷＧ２が、距離１ａ２に
わたって維持され、しかも、ｌＧ２ ） ＷＯ２・・・
・・・（３）とし、かつ、第２ゲートのｐ十領域１０６
は直流的には、ドレインのｎ十領域１０４に対し逆バイ
アス状態で用い交流的に接地する事により、ドレインの
ｎ十領域１０４の電圧の影響が、固有ゲート領域１１２
の電位障壁に及ぶのは、完全に遮へいされる。
の１対のｐ十領域１０６の間隔ＷＧ２が、距離１ａ２に
わたって維持され、しかも、ｌＧ２ ） ＷＯ２・・・
・・・（３）とし、かつ、第２ゲートのｐ十領域１０６
は直流的には、ドレインのｎ十領域１０４に対し逆バイ
アス状態で用い交流的に接地する事により、ドレインの
ｎ十領域１０４の電圧の影響が、固有ゲート領域１１２
の電位障壁に及ぶのは、完全に遮へいされる。
この様にして、固有ゲート領域１１２の電位障壁３０１
は第１ゲートのｐ十領域１０５に印加された電圧の静電
誘導効果だけで制御され、しかも第２ゲートのｐ十領域
１０６の遮へい効果により、ドレイン電圧には依存しな
いため、非飽和型ＳＩＴの高い５７ｍを維持しながら、
理想的な飽和型特性が得られる。
は第１ゲートのｐ十領域１０５に印加された電圧の静電
誘導効果だけで制御され、しかも第２ゲートのｐ十領域
１０６の遮へい効果により、ドレイン電圧には依存しな
いため、非飽和型ＳＩＴの高い５７ｍを維持しながら、
理想的な飽和型特性が得られる。
なお、上記説明の動作を、エネルギーバンド図で第２図
に示す。第２図（ＩＬ）は、熱平衡状態のエネルギーバ
ンド図を示し、第２図（ｂｌは、動作状態のエネルギー
バンド図である。第２ゲートの印加電圧を固定する事に
よって、鞍部点状の電位障壁３０１は、（３）の条件を
満たす第２ゲート領域の存在でドレインの電圧変化の影
響を受けなくなる。
に示す。第２図（ＩＬ）は、熱平衡状態のエネルギーバ
ンド図を示し、第２図（ｂｌは、動作状態のエネルギー
バンド図である。第２ゲートの印加電圧を固定する事に
よって、鞍部点状の電位障壁３０１は、（３）の条件を
満たす第２ゲート領域の存在でドレインの電圧変化の影
響を受けなくなる。
以上の様に、本実施例によれば、固有ゲートの電位障壁
の電位を第１ゲートだけで制御し、ドレインの近傍に設
けた第２ゲートの静電遮へい効果により、非飽和ＳＩＴ
の高い５７ｍを維持しつつ、電流飽和特性を実現する事
かできる。
の電位を第１ゲートだけで制御し、ドレインの近傍に設
けた第２ゲートの静電遮へい効果により、非飽和ＳＩＴ
の高い５７ｍを維持しつつ、電流飽和特性を実現する事
かできる。
なお、大電流化に対しては、第３図に示すように、マル
チ・チャネル構造とすることにより、最も有利なデバイ
スとなる。
チ・チャネル構造とすることにより、最も有利なデバイ
スとなる。
第３図は、第１図と対応しており、ｐ基板４０１上のｎ
−ウェル４０２表面上に、ソースのｎ 領域４ｏ３．ド
レインのｎ 領域４０４を形成し、第１ゲートのｐ 領
域４ｏ６．第２ゲートのｐ＋領域４０ｅｙが形成され、
チャネル数は３である。
−ウェル４０２表面上に、ソースのｎ 領域４ｏ３．ド
レインのｎ 領域４０４を形成し、第１ゲートのｐ 領
域４ｏ６．第２ゲートのｐ＋領域４０ｅｙが形成され、
チャネル数は３である。
さらに、本発明における第１ゲートは、接合ゲートにか
えて第４図（Ｃ）に示すように、ｐ＋領域１０５と第１
ゲート電極１０９とを、絶縁層１１１を介した絶縁ゲー
ト型にする事も可能で、高入力抵抗、高速動作の目的に
最適となる。
えて第４図（Ｃ）に示すように、ｐ＋領域１０５と第１
ゲート電極１０９とを、絶縁層１１１を介した絶縁ゲー
ト型にする事も可能で、高入力抵抗、高速動作の目的に
最適となる。
上記実施例は、横形構造で説明したが、縦形構造でも全
く同様の効果が得られる。又０ＭＯ５構造も容易に実現
できる。さらに、本発明は、その構造上、第１ゲートに
おいて、 ｌｅ、＞Ｗｃｔ、 ・・・・・・（４
）という条件を（３）と共に成立させるならば、全く同
等性能の双方向性トランジスタとなる。
く同様の効果が得られる。又０ＭＯ５構造も容易に実現
できる。さらに、本発明は、その構造上、第１ゲートに
おいて、 ｌｅ、＞Ｗｃｔ、 ・・・・・・（４
）という条件を（３）と共に成立させるならば、全く同
等性能の双方向性トランジスタとなる。
発明の効果
本発明は、固有ゲートの電位障壁を制御する第１ゲート
により、非飽和ＳＸＴの大きなｇ′ｍを実現し、第２ゲ
ートの静電遮へい効果により、ドレイン電圧と電位障壁
とを無関係とすることにより、理想的な電流飽和特性が
実現できる。しかも、本発明は、横型でも縦形でも、接
合ゲート型でも、絶縁ゲート型でも０ＭＯ８型でも容易
に構成できる基本的なものである。又、同一性能で、双
方向性能動素子とすることも可能で、広範な用途を有す
る。
により、非飽和ＳＸＴの大きなｇ′ｍを実現し、第２ゲ
ートの静電遮へい効果により、ドレイン電圧と電位障壁
とを無関係とすることにより、理想的な電流飽和特性が
実現できる。しかも、本発明は、横型でも縦形でも、接
合ゲート型でも、絶縁ゲート型でも０ＭＯ８型でも容易
に構成できる基本的なものである。又、同一性能で、双
方向性能動素子とすることも可能で、広範な用途を有す
る。
さらに、本発明は、本質的に短チャネル、狭チャネルデ
バイスであるから、小型化に最も有利である。
バイスであるから、小型化に最も有利である。
第１図（２Ｌ）は、本発明の実施例の５ＩＳＯ〜Ｓ工Ｔ
の上面図、（ｂ）はａ −ａ ’断面図、（Ｃ）はｂ−
ｂ’断面図、（ｄ）はｃ −ｃ ’断面図、（ｅ）は表
示記号、第２図（ａ）、 （ｂ）は、本発明の実施例の
熱平衡状態と、動作状態のエネルギーバンド図、第３図
は本発明を適用してマルチ、チャネル構成にした実施例
の上面図、第４図（ａｌは本Ｊｌ］ｏｓｒｓｏ−ｓｒｒ
の第１ゲートを絶縁ゲート構造にした実施例の上面図、
（ｂ）は＆ −＆ ’断面図、（Ｃ）はｂ−ｂ’断面図
、（ｄ）はｃ −ｃ ’断面図、（６）は表示記号、第
６図（船は従来の縦形ＳＩＴの断面図、（ｂ）は鞍部点
状の電位障壁の状態図、（０）はＳＩＴの電位分布図で
ある。 １０１・・・・・・ｐ基板、１０２・・・・・・ｎ−ウ
ェル、１０３・・・・・・ソース領域、１０４・・・・
・・ドレイン領域、１０６・・・・・・第１ゲート領域
、１０６・・・由第２ゲート領域、１１２・・・・・・
固有ゲート領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−〜
ｃ−１聾Ｉ＋）（、、： ミ ミ ミ ミ ミ ミ 嘩 へ ８
へ＋−Ｊ＋ｃ８１ −ｅ＋）ビ ーＳ−寸ン 区 ａつ
の上面図、（ｂ）はａ −ａ ’断面図、（Ｃ）はｂ−
ｂ’断面図、（ｄ）はｃ −ｃ ’断面図、（ｅ）は表
示記号、第２図（ａ）、 （ｂ）は、本発明の実施例の
熱平衡状態と、動作状態のエネルギーバンド図、第３図
は本発明を適用してマルチ、チャネル構成にした実施例
の上面図、第４図（ａｌは本Ｊｌ］ｏｓｒｓｏ−ｓｒｒ
の第１ゲートを絶縁ゲート構造にした実施例の上面図、
（ｂ）は＆ −＆ ’断面図、（Ｃ）はｂ−ｂ’断面図
、（ｄ）はｃ −ｃ ’断面図、（６）は表示記号、第
６図（船は従来の縦形ＳＩＴの断面図、（ｂ）は鞍部点
状の電位障壁の状態図、（０）はＳＩＴの電位分布図で
ある。 １０１・・・・・・ｐ基板、１０２・・・・・・ｎ−ウ
ェル、１０３・・・・・・ソース領域、１０４・・・・
・・ドレイン領域、１０６・・・・・・第１ゲート領域
、１０６・・・由第２ゲート領域、１１２・・・・・・
固有ゲート領域。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名−〜
ｃ−１聾Ｉ＋）（、、： ミ ミ ミ ミ ミ ミ 嘩 へ ８
へ＋−Ｊ＋ｃ８１ −ｅ＋）ビ ーＳ−寸ン 区 ａつ
Claims (2)
- （１）ソース領域、ドレイン領域、前記ソース領域〜ド
レイン領域間に、キャリアの通路となるチャネルを形成
するための半導体領域を備え、前記半導体領域内のソー
ス領域近傍に、第１のゲート領域を形成し、ドレイン領
域近傍に第２のゲート領域を形成し、前記チャネルの第
１のゲート領域近傍の電位に不均一な部分を設けて、主
動作領域において電位障壁となし、しかも、前記ソース
領域から、前記電位障壁までの抵抗ｒｓが、変換コンダ
クタンスｇ′ｍに対し、ｒ＿ｓ．ｇ′ｍ＜１となる様に
選定し、前記第２のゲート領域で決まるチャネル幅Ｗ＿
Ｇ＿２とＷ＿Ｇ＿２が維持されている前記第２のゲート
領域のチャネル方向の距離ｌ＿Ｇ＿２との間に、ｌ＿Ｇ
＿２＞Ｗ＿Ｇ＿２が成立する様にした事を特徴とする半
導体装置。 - （２）第１のゲート領域で決まるチャネル幅Ｗ＿Ｇ＿１
と、Ｗ＿Ｇ＿１が維持されている前記第１のゲート領域
のチャネル方向の距離ｌ＿Ｇ＿１との間に、ｌ＿Ｇ＿１
＞Ｗ＿Ｇ＿１が成立する様にしたことを特徴とする特許
請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010144A JPS61168967A (ja) | 1985-01-22 | 1985-01-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60010144A JPS61168967A (ja) | 1985-01-22 | 1985-01-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61168967A true JPS61168967A (ja) | 1986-07-30 |
Family
ID=11742087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60010144A Pending JPS61168967A (ja) | 1985-01-22 | 1985-01-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61168967A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100979A (en) * | 1976-02-20 | 1977-08-24 | Nec Corp | Production and drive of dual gate schottky barrier gate type fieled ef fect transistor |
| JPS577163A (en) * | 1980-06-16 | 1982-01-14 | Toshiba Corp | Junction field effect transistor |
-
1985
- 1985-01-22 JP JP60010144A patent/JPS61168967A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52100979A (en) * | 1976-02-20 | 1977-08-24 | Nec Corp | Production and drive of dual gate schottky barrier gate type fieled ef fect transistor |
| JPS577163A (en) * | 1980-06-16 | 1982-01-14 | Toshiba Corp | Junction field effect transistor |
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