JPH0354899B2 - - Google Patents
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- JPH0354899B2 JPH0354899B2 JP59174004A JP17400484A JPH0354899B2 JP H0354899 B2 JPH0354899 B2 JP H0354899B2 JP 59174004 A JP59174004 A JP 59174004A JP 17400484 A JP17400484 A JP 17400484A JP H0354899 B2 JPH0354899 B2 JP H0354899B2
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- transistors
- potential
- inverter
- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/133—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices
- H03K5/134—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals using a chain of active delay devices with field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00195—Layout of the delay element using FET's
- H03K2005/00215—Layout of the delay element using FET's where the conduction path of multiple FET's is in parallel or in series, all having the same gate control
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はたとえばゲートアレイLSIに適用され
る遅延回路に関する。
る遅延回路に関する。
従来の技術
ゲートアレイLSIにおいて、遅延回路は信号間
の伝播遅延時間を一定にするために用いられる。
たとえば、第２図において、クロツクCK0を時間
t1、t2だけ遅延させて得たクロツクCK1，CK2に
よりフリツプフロツプFF１，FF２をラツチする
場合を想定する。この場合、第３図に示すごと
く、フリツプフロツプFF１のクロツクCK1によ
るラツチ後、クロツクCK2の遅延が大きい場合、
フリツプフロツプFF２のクロツクCK2によるラ
ツチが後のデータに対して行われことがある。つ
まり、クロツクCK2によるフリツプフロツプFF
２の入力データのホールドタイムが小さくなるこ
とがある。このため、第４図に示すごとく、フリ
ツプフロツプFF１とFF２との間に遅延回路DL
を挿入すると、第５図に示すようにフリツプフロ
ツプFF１のデータ出力Ｑは遅延回路DLによつて
時間tdだけ遅延され、従つて、フリツプフロツプ
FF２のデータ入力ＤはフリツプフロツプFF１の
データ出力Ｑよりtdだけ遅延される。この結果、
クロツクCK2によるフリツプフロツプFF２の入
力データのホールドタイムは十分大きくなる。
の伝播遅延時間を一定にするために用いられる。
たとえば、第２図において、クロツクCK0を時間
t1、t2だけ遅延させて得たクロツクCK1，CK2に
よりフリツプフロツプFF１，FF２をラツチする
場合を想定する。この場合、第３図に示すごと
く、フリツプフロツプFF１のクロツクCK1によ
るラツチ後、クロツクCK2の遅延が大きい場合、
フリツプフロツプFF２のクロツクCK2によるラ
ツチが後のデータに対して行われことがある。つ
まり、クロツクCK2によるフリツプフロツプFF
２の入力データのホールドタイムが小さくなるこ
とがある。このため、第４図に示すごとく、フリ
ツプフロツプFF１とFF２との間に遅延回路DL
を挿入すると、第５図に示すようにフリツプフロ
ツプFF１のデータ出力Ｑは遅延回路DLによつて
時間tdだけ遅延され、従つて、フリツプフロツプ
FF２のデータ入力ＤはフリツプフロツプFF１の
データ出力Ｑよりtdだけ遅延される。この結果、
クロツクCK2によるフリツプフロツプFF２の入
力データのホールドタイムは十分大きくなる。
上述の遅延回路の条件として、
(A) 最適な遅延時間が得られること、
(B) 大きな面積を必要としないこと、
(C) 遅延時間のばらつきが小さいこと、
等が要求される。
一般に、MOSトランジスタの
１ゲート当りの遅延時間tpdは
tpd∝Ｃ／gn
ただし、Ｃは負荷容量、
gnは導電率
と表わすことができ、従つて、負荷容量Ｃが一定
であれば、gn∝Ｗ／Ｌであるので、ゲート幅Ｗ
を小さく、ゲート長Ｌを大きくしたMOSトラン
ジスタによるインバータを用いれば、遅延時間を
大きくできるが、ゲートアレイLSIでは、一定寸
法のトランジスタのみを用いているので、トラン
ジスタの寸法を任意に変えることはできない。従
つて、ゲートアレイLSIでは、従来、第６図に示
すごとく、インバータを多段接続して遅延時間を
大きくしていた。なお、CR回路によつて遅延回
路を構成することも可能であるが、この場合、ポ
リシリコンの抵抗もしくは拡散抵抗により遅延時
間を調整し、従つて、ゲートアレイLSIでは採用
されないパラメータを調整しなければならず、ば
らつきを考慮するとCR回路をゲートアレイLSI
の遅延回路として採用することは不可能である。
であれば、gn∝Ｗ／Ｌであるので、ゲート幅Ｗ
を小さく、ゲート長Ｌを大きくしたMOSトラン
ジスタによるインバータを用いれば、遅延時間を
大きくできるが、ゲートアレイLSIでは、一定寸
法のトランジスタのみを用いているので、トラン
ジスタの寸法を任意に変えることはできない。従
つて、ゲートアレイLSIでは、従来、第６図に示
すごとく、インバータを多段接続して遅延時間を
大きくしていた。なお、CR回路によつて遅延回
路を構成することも可能であるが、この場合、ポ
リシリコンの抵抗もしくは拡散抵抗により遅延時
間を調整し、従つて、ゲートアレイLSIでは採用
されないパラメータを調整しなければならず、ば
らつきを考慮するとCR回路をゲートアレイLSI
の遅延回路として採用することは不可能である。
第６図において、２入力ゲート換算４ゲートを
１基本セルとし、各インバータINVを１基本セ
ルで構成すれば、入力端子INの電位がハイから
ローに変化するとき、 １段目の遅延時間 0.77ns ２段目の遅延時間 0.43ns ３段目の遅延時間 0.77ns ４段目の遅延時間 0.71ns 程度であり、従つて、トータルの遅延時間は
2.68nsである。また、入力電位INがローからハ
イに変化するとき、 １段目の遅延時間 0.43ns ２段目の遅延時間 0.77ns ３段目の遅延時間 0.43ns ４段目の遅延時間 1.32ns 程度であり、従つて、トータルの遅延時間は
2.95nsである。
１基本セルとし、各インバータINVを１基本セ
ルで構成すれば、入力端子INの電位がハイから
ローに変化するとき、 １段目の遅延時間 0.77ns ２段目の遅延時間 0.43ns ３段目の遅延時間 0.77ns ４段目の遅延時間 0.71ns 程度であり、従つて、トータルの遅延時間は
2.68nsである。また、入力電位INがローからハ
イに変化するとき、 １段目の遅延時間 0.43ns ２段目の遅延時間 0.77ns ３段目の遅延時間 0.43ns ４段目の遅延時間 1.32ns 程度であり、従つて、トータルの遅延時間は
2.95nsである。
発明が解決しようとする問題点
しかしながら、上述のごとく、インバータを単
純に多段接続すると、大きな遅延時間を得るに
は、ゲート数が大きくなり、従つて、大きな面積
を必要とするという問題点があつた。
純に多段接続すると、大きな遅延時間を得るに
は、ゲート数が大きくなり、従つて、大きな面積
を必要とするという問題点があつた。
問題点を解決するための手段
本発明の目的は、上述の問題点に鑑み、ゲート
アレイLSIに適し且つ面積が小さい遅延回路を提
供することであり、その手段は、同数のＰチヤネ
ル／Ｎチヤネルトランジスタを縦列接続したイン
バータを２個設けることによつて達成される。
アレイLSIに適し且つ面積が小さい遅延回路を提
供することであり、その手段は、同数のＰチヤネ
ル／Ｎチヤネルトランジスタを縦列接続したイン
バータを２個設けることによつて達成される。
作 用
上述の構成によれば、各インバータの縦列接続
されたＰチヤネルトランジスタによつて充電され
て各インバータの出力を上昇させ、他方、各イン
バータの縦列接続されたＮチヤネルトランジスタ
によつて放電されて各インバータの出力を下降さ
せているので、遅延時間はＰチヤネルトランジス
タおよびＮチヤネルトランジスタの数に応じて大
きくなる。
されたＰチヤネルトランジスタによつて充電され
て各インバータの出力を上昇させ、他方、各イン
バータの縦列接続されたＮチヤネルトランジスタ
によつて放電されて各インバータの出力を下降さ
せているので、遅延時間はＰチヤネルトランジス
タおよびＮチヤネルトランジスタの数に応じて大
きくなる。
実施例
以下、図面により本発明の実施例を説明する。
第７図は本発明に係る遅延回路を説明するため
のインバータ手段を示す回路図である。第７図に
おいて、電源Vccと出力端子OUTとの間にはＰチ
ヤネルトランジスタQ1p，Q2p，Q3p，Q4pを縦列
接続し、出力端子OUTと接地との間にはＮチヤ
ネルトランジスタQ1o，Q2o，Q3o，Q4oを縦列接
続してある。さらに、出力端子OUTには負荷容
量CLが接続されている。これらのＰチヤネルト
ランジスタQ1p，Q2p，Q3p，Q4pおよびＮチヤネ
ルトランジスタQ1o，Q2o，Q3o，Q4oはすべて入
力端子INの電位によつて駆動される。たとえば、
入力端子INの電位がローレベルであれば、トラ
ンジスタQ1p，Q2p，Q3p，Q4pはオン状態にあり、
トランジスタQ1o，Q2o，Q3o，Q4oはオフ状態に
あり、従つて、負荷容量CLはトランジスタQ1p，
Q2p，Q3p，Q4pを介してVccに充電され、出力端
子OUTの電位はハイレベルにある。他方、入力
端子INの電位がハイレベルであれば、トランジ
スタQ1o，Q2o，Q3o，Q4oはオン状態にあり、ト
ランジスタQ1P，Q2P，Q3P，Q4Pはオフ状態にあ
り、従つて、負荷容量CLはトランジスタQ1o，
Q2o，Q3o，Q4oを介して放電され、出力端子OUT
の電位はローレベルにある。従つて、入力端子
INの電位がハイレベルからローレベルに変化す
ると、ＰチヤネルトランジスタQ1p，Q2p，Q3p，
Q4pを介して充電され、第８図Ａに示すような４
入力ノア回路の立上り動作と同一特性で出力端子
OUTの電位は上昇する。他方、入力端子INの電
位がローレベルからハイレベルに変化すると、Ｎ
チヤネルトランジスタQ1o，Q2o，Q3o，Q4oを介
して放電され、第８図Ｂに示すような４入力ナン
ド回路の立下り動作と同一特性で出力端子OUT
の電位は下降する。
のインバータ手段を示す回路図である。第７図に
おいて、電源Vccと出力端子OUTとの間にはＰチ
ヤネルトランジスタQ1p，Q2p，Q3p，Q4pを縦列
接続し、出力端子OUTと接地との間にはＮチヤ
ネルトランジスタQ1o，Q2o，Q3o，Q4oを縦列接
続してある。さらに、出力端子OUTには負荷容
量CLが接続されている。これらのＰチヤネルト
ランジスタQ1p，Q2p，Q3p，Q4pおよびＮチヤネ
ルトランジスタQ1o，Q2o，Q3o，Q4oはすべて入
力端子INの電位によつて駆動される。たとえば、
入力端子INの電位がローレベルであれば、トラ
ンジスタQ1p，Q2p，Q3p，Q4pはオン状態にあり、
トランジスタQ1o，Q2o，Q3o，Q4oはオフ状態に
あり、従つて、負荷容量CLはトランジスタQ1p，
Q2p，Q3p，Q4pを介してVccに充電され、出力端
子OUTの電位はハイレベルにある。他方、入力
端子INの電位がハイレベルであれば、トランジ
スタQ1o，Q2o，Q3o，Q4oはオン状態にあり、ト
ランジスタQ1P，Q2P，Q3P，Q4Pはオフ状態にあ
り、従つて、負荷容量CLはトランジスタQ1o，
Q2o，Q3o，Q4oを介して放電され、出力端子OUT
の電位はローレベルにある。従つて、入力端子
INの電位がハイレベルからローレベルに変化す
ると、ＰチヤネルトランジスタQ1p，Q2p，Q3p，
Q4pを介して充電され、第８図Ａに示すような４
入力ノア回路の立上り動作と同一特性で出力端子
OUTの電位は上昇する。他方、入力端子INの電
位がローレベルからハイレベルに変化すると、Ｎ
チヤネルトランジスタQ1o，Q2o，Q3o，Q4oを介
して放電され、第８図Ｂに示すような４入力ナン
ド回路の立下り動作と同一特性で出力端子OUT
の電位は下降する。
なお、第７図の回路動作のばらつきも通常の論
理回路の回路動作のばつきと同等である。
理回路の回路動作のばつきと同等である。
第１図は本発明に係る遅延回路の一実施例を示
す回路図であつて、第７図に示すインバータを２
個設けてある。すなわち、インバータINVAは、
ＰチヤネルトランジスタQ1p，Q2p，Q3p，Q4p、
およびＮチヤネルトランジスタQ1o，Q2o，Q3o，
Q4oを縦列接続して構成され、インバータINVB
は、ＰチヤネルトランジスタQ′1p，Q′2p，Q′3p，
Q′4p、およびＮチヤネルトランジスタQ′1o，Q′2o，
Q′3o，Q′4oを縦列接続して構成されている。
す回路図であつて、第７図に示すインバータを２
個設けてある。すなわち、インバータINVAは、
ＰチヤネルトランジスタQ1p，Q2p，Q3p，Q4p、
およびＮチヤネルトランジスタQ1o，Q2o，Q3o，
Q4oを縦列接続して構成され、インバータINVB
は、ＰチヤネルトランジスタQ′1p，Q′2p，Q′3p，
Q′4p、およびＮチヤネルトランジスタQ′1o，Q′2o，
Q′3o，Q′4oを縦列接続して構成されている。
第１図においては、入力端子INの電位がイン
バータINVAの各トランジスタQ1p，Q2p，Q3p，
Q4p，Q1o，Q2o，Q3o，Q4oの各ゲートに供給さ
れ、従つて、これらのトランジスタは入力端子
INの電位により駆動される。また、インバータ
INVAの中央のＰチヤネル／Ｎチヤネルトランジ
スタ対Q4p，Q4oの共通出力ＣはインバータINVB
の各トランジスタQ′1p，Q′2p，Q′3p，Q′4p，Q′1o
，
Q′2o，Q′3o，Q′4oの各ゲートに供給され、従つて、
これらのトランジスタは出力Ｃの電位によつて駆
動される。そして、インバータINVの中央のＰ
チヤネル／Ｎチヤネルトランジスタ対Q′4p，Q′4o
の共通出力がこの遅延回路の出力端子OUTに接
続されている。
バータINVAの各トランジスタQ1p，Q2p，Q3p，
Q4p，Q1o，Q2o，Q3o，Q4oの各ゲートに供給さ
れ、従つて、これらのトランジスタは入力端子
INの電位により駆動される。また、インバータ
INVAの中央のＰチヤネル／Ｎチヤネルトランジ
スタ対Q4p，Q4oの共通出力ＣはインバータINVB
の各トランジスタQ′1p，Q′2p，Q′3p，Q′4p，Q′1o
，
Q′2o，Q′3o，Q′4oの各ゲートに供給され、従つて、
これらのトランジスタは出力Ｃの電位によつて駆
動される。そして、インバータINVの中央のＰ
チヤネル／Ｎチヤネルトランジスタ対Q′4p，Q′4o
の共通出力がこの遅延回路の出力端子OUTに接
続されている。
なお、第１図の回路を２入力ゲート換算４ゲー
トの基本セルルにて構成すれば、トランジスタ
Q1p，Q2p，Q1o，Q2o；トランジスタQ3p，Q4p，
Q3o，Q4o；トランジスタQ′1p，Q′2p，Q′1o，
Q′2o；トランジスタQ′3p，Q′4p，Q′3o，Q′4oを、
そ
れぞれ、１基本セルで構成でき、従つて、第１図
の回路は第６図の回路と同様に４基本セルに構成
できる。
トの基本セルルにて構成すれば、トランジスタ
Q1p，Q2p，Q1o，Q2o；トランジスタQ3p，Q4p，
Q3o，Q4o；トランジスタQ′1p，Q′2p，Q′1o，
Q′2o；トランジスタQ′3p，Q′4p，Q′3o，Q′4oを、
そ
れぞれ、１基本セルで構成でき、従つて、第１図
の回路は第６図の回路と同様に４基本セルに構成
できる。
第１図の回路動作は第９図〜第１２図に示され
る。第９図はフアンアウト（Ｆ／Ｏ）＝０の場合
であつて入力端子INの電位がローからハイに変
化する場合を示し、第１０図はフアンアウト
（Ｆ／Ｏ）＝０の場合であつて入力端子INの電位
がハイからローに変化する場合を示し、第１１図
はフアンアウト（Ｆ／Ｏ）＝５の場合であつて入
力端子INの電位がローからハイに変化する場合
を示し、第１２図はフアンアウト（Ｆ／Ｏ）＝５
の場合であつて入力端子INの電位がハイからロ
ーに変化する場合を示している。
る。第９図はフアンアウト（Ｆ／Ｏ）＝０の場合
であつて入力端子INの電位がローからハイに変
化する場合を示し、第１０図はフアンアウト
（Ｆ／Ｏ）＝０の場合であつて入力端子INの電位
がハイからローに変化する場合を示し、第１１図
はフアンアウト（Ｆ／Ｏ）＝５の場合であつて入
力端子INの電位がローからハイに変化する場合
を示し、第１２図はフアンアウト（Ｆ／Ｏ）＝５
の場合であつて入力端子INの電位がハイからロ
ーに変化する場合を示している。
第９図を参照すると、初めに入力端子INの電
位がローレベルにあるとすれば、インバータ
INVAにおいて、ＰチヤネルトランジスタQ1p，
Q2p，Q3p，Q4pはオン状態にあり且つＮチヤネル
トランジスタQ1o，Q2o，Q3o，Q4oはオフ状態に
あるので、ノードＣの電位はハイレベルにある。
従つて、インバータINVBにおいて、Ｐチヤネル
トランジスタQ′1p，Q′2p，Q′3p，Q′4pはオフ状態
にあり且つＮチヤネルトランジスタQ′1o，Q′2o，
Q′3o，Q′4oはオン状態にあるので、出力端子OUT
の電位はローレベルにある。この状態で入力端子
INの電位がローレベルからハイレベルに変化す
ると、ＮチヤネルトランジスタQ1o，Q2o，Q3o，
Q4oがオン傾向になり、Ｐチヤネルトランジスタ
Q1p，Q2p，Q3p，Q4pはオフ傾向になる。このと
き、入力端子INの電位の変化が急であると、図
示のごとく、ゲート−ドレイン間の容量結合によ
つてノードA1，A2，A3，Ｃの各電位は一時的に
上昇する。つまり、電源電位Vccより高くなる。
そしてトランジスタQ1o，Q2o，Q3o，Q4oがオン
になるにつれてノードＣはこれらのトランジスタ
を介して放電され、この結果、ノードＣの電位の
低下と共にノードB1，B2，B3の各電位はこれら
のトランジスタのインピーダンス比に応じたDC
安定点に向つて変化する。また、同時に、ノード
Ｃの電位の低下に伴ない、トランジスタQ′1p，
Q′2p，Q′3p，Q′4pもオン傾向になり、従つて、ノ
ードD1，D2，D3の各電位もトランジスタQ′1p，
Q′2p，Q′3p，Q′4pのインピーダンス比に応じたDC
安定点に向つて変化する。このとき、ノードＣの
電位の急低下により、ノードE1，E2，E3は接地
レベル以下となる。
位がローレベルにあるとすれば、インバータ
INVAにおいて、ＰチヤネルトランジスタQ1p，
Q2p，Q3p，Q4pはオン状態にあり且つＮチヤネル
トランジスタQ1o，Q2o，Q3o，Q4oはオフ状態に
あるので、ノードＣの電位はハイレベルにある。
従つて、インバータINVBにおいて、Ｐチヤネル
トランジスタQ′1p，Q′2p，Q′3p，Q′4pはオフ状態
にあり且つＮチヤネルトランジスタQ′1o，Q′2o，
Q′3o，Q′4oはオン状態にあるので、出力端子OUT
の電位はローレベルにある。この状態で入力端子
INの電位がローレベルからハイレベルに変化す
ると、ＮチヤネルトランジスタQ1o，Q2o，Q3o，
Q4oがオン傾向になり、Ｐチヤネルトランジスタ
Q1p，Q2p，Q3p，Q4pはオフ傾向になる。このと
き、入力端子INの電位の変化が急であると、図
示のごとく、ゲート−ドレイン間の容量結合によ
つてノードA1，A2，A3，Ｃの各電位は一時的に
上昇する。つまり、電源電位Vccより高くなる。
そしてトランジスタQ1o，Q2o，Q3o，Q4oがオン
になるにつれてノードＣはこれらのトランジスタ
を介して放電され、この結果、ノードＣの電位の
低下と共にノードB1，B2，B3の各電位はこれら
のトランジスタのインピーダンス比に応じたDC
安定点に向つて変化する。また、同時に、ノード
Ｃの電位の低下に伴ない、トランジスタQ′1p，
Q′2p，Q′3p，Q′4pもオン傾向になり、従つて、ノ
ードD1，D2，D3の各電位もトランジスタQ′1p，
Q′2p，Q′3p，Q′4pのインピーダンス比に応じたDC
安定点に向つて変化する。このとき、ノードＣの
電位の急低下により、ノードE1，E2，E3は接地
レベル以下となる。
次いで、入力端子INの電位が十分にハイレベ
ルとなると、トランジスタQ1o，Q2o，Q3o，Q4o
はほぼ完全なオン状態となり、従つて、ノード
Ｃ，B1，B2，B3の各電位は放電によつて下降す
る。なお、このとき、トランジスタQ1p，Q2p，
Q3p，Q4pはほぼ完全なオフ状態になるので、ノ
ードA1，A2，A3の電位は十分時間がたつた後に
はトランジスタQ1p，Q2p，Q3p，Q4pのリーク電
流によつて決まるインピーダンスに従つた電位と
なる。また、ノードＣの電位が十分ローレベルに
なると、トランジスタQ′1p，Q′2p，Q′3p，Q′4pは
ほぼ完全なオン状態となり、従つて、ノードD1，
D2，D3の各電位および出力端子OUTの電位は充
電により上昇し始める。なお、このとき、トラン
ジスタQ′1o，Q′2o，Q′3o，Q′4oはほぼ完全なオフ
状態になるので、ノードCE1，E2，E2の電位は十
分時間がたつた後には、トランジスタQ′1o，
Q′2o，Q′3o，Q′4oのリーク電流によつてきまるイ
ンピーダンスに従つた電位となる。
ルとなると、トランジスタQ1o，Q2o，Q3o，Q4o
はほぼ完全なオン状態となり、従つて、ノード
Ｃ，B1，B2，B3の各電位は放電によつて下降す
る。なお、このとき、トランジスタQ1p，Q2p，
Q3p，Q4pはほぼ完全なオフ状態になるので、ノ
ードA1，A2，A3の電位は十分時間がたつた後に
はトランジスタQ1p，Q2p，Q3p，Q4pのリーク電
流によつて決まるインピーダンスに従つた電位と
なる。また、ノードＣの電位が十分ローレベルに
なると、トランジスタQ′1p，Q′2p，Q′3p，Q′4pは
ほぼ完全なオン状態となり、従つて、ノードD1，
D2，D3の各電位および出力端子OUTの電位は充
電により上昇し始める。なお、このとき、トラン
ジスタQ′1o，Q′2o，Q′3o，Q′4oはほぼ完全なオフ
状態になるので、ノードCE1，E2，E2の電位は十
分時間がたつた後には、トランジスタQ′1o，
Q′2o，Q′3o，Q′4oのリーク電流によつてきまるイ
ンピーダンスに従つた電位となる。
このように、トランジスタQ′1p，Q′2p，Q′3p，
Q′4p、トランジスタQ1o，Q2o，Q3o，Q4oによる放
電によつて出力端子OUTの電位は変化するが、
この際に、多数のトランジスタを介して充電又は
放電を行うため、遅延時間は大きくなる。
Q′4p、トランジスタQ1o，Q2o，Q3o，Q4oによる放
電によつて出力端子OUTの電位は変化するが、
この際に、多数のトランジスタを介して充電又は
放電を行うため、遅延時間は大きくなる。
また、入力端子INの電位がハイレベルからロ
ーレベルに変化したときには、第１０図に示すご
とく、各ノードの電位は変化する。その詳細は第
９図の場合と同様なので説明は省略するが、この
場合、トランジスタQ1p，Q2p，Q3p，Q4p、トラ
ンジスタQ′1o，Q′2o，Q′3o，Q′4oによる放電によ
つて出力端子OUTの電位は変化する。
ーレベルに変化したときには、第１０図に示すご
とく、各ノードの電位は変化する。その詳細は第
９図の場合と同様なので説明は省略するが、この
場合、トランジスタQ1p，Q2p，Q3p，Q4p、トラ
ンジスタQ′1o，Q′2o，Q′3o，Q′4oによる放電によ
つて出力端子OUTの電位は変化する。
なお、フアンアウト数をたとえば５にした場合
には、第９図は第１１図のように変化し、また、
第１０図は第１２図のように変化する。出力端子
OUTの波形が鈍ると共に遅延時間がさらに大き
くなる。
には、第９図は第１１図のように変化し、また、
第１０図は第１２図のように変化する。出力端子
OUTの波形が鈍ると共に遅延時間がさらに大き
くなる。
いずれにあつても、遅延時間は5ns以上確保で
き、第６図の場合より長くなる。
き、第６図の場合より長くなる。
なお、上述の実施例においては、各インバータ
手段INVA，INVBに同一数のＰチヤネルトラン
ジスタおよびＮチヤネルトランジスタを縦列接続
しているが、そのトランジスタの数は任意に変更
し得ることは言うまでもない。また、波形整形手
段としてのインバータを第１図の回路に接続して
もよい。
手段INVA，INVBに同一数のＰチヤネルトラン
ジスタおよびＮチヤネルトランジスタを縦列接続
しているが、そのトランジスタの数は任意に変更
し得ることは言うまでもない。また、波形整形手
段としてのインバータを第１図の回路に接続して
もよい。
発明の効果
以上説明したように本発明によれば、同一数の
基本セルを用いたときには、従来のごとく単純に
インバータを多段接続した場合に比較して、遅延
時間を大きくできる。言い換えると、同一の遅延
時間を得る場合には、遅延回路の面積を小さくで
きる。
基本セルを用いたときには、従来のごとく単純に
インバータを多段接続した場合に比較して、遅延
時間を大きくできる。言い換えると、同一の遅延
時間を得る場合には、遅延回路の面積を小さくで
きる。
第１図は本発明に係る遅延回路の一実施例を示
す回路図、第２図は遅延回路を挿入しないゲート
アレイLSIの部分回路図、第３図は第２図の回路
動作を説明するためのタイミング図、第４図は遅
延回路を挿入したゲートアレイLSIの部分回路
図、第５図は第４図の回路動作を説明するための
タイミング図、第６図は従来の遅延回路を示す回
路図、第７図は本発明に係る遅延回路を説明する
ためのインバータ手段を示す回路図、第８図Ａ，
Ｂは第７図の回路動作を説明するための回路図、
第９図〜第１２図は第１図の回路内に現われる信
号のタイミング図である。 IN：入力端子、OUT：出力端子、Vcc：電源、
INVA，INVB：インバータ手段、Q1p，Q2p…：
Ｐチヤネルトランジスタ、Q1o，Q2o…：Ｎチヤ
ネルトランジスタ。
す回路図、第２図は遅延回路を挿入しないゲート
アレイLSIの部分回路図、第３図は第２図の回路
動作を説明するためのタイミング図、第４図は遅
延回路を挿入したゲートアレイLSIの部分回路
図、第５図は第４図の回路動作を説明するための
タイミング図、第６図は従来の遅延回路を示す回
路図、第７図は本発明に係る遅延回路を説明する
ためのインバータ手段を示す回路図、第８図Ａ，
Ｂは第７図の回路動作を説明するための回路図、
第９図〜第１２図は第１図の回路内に現われる信
号のタイミング図である。 IN：入力端子、OUT：出力端子、Vcc：電源、
INVA，INVB：インバータ手段、Q1p，Q2p…：
Ｐチヤネルトランジスタ、Q1o，Q2o…：Ｎチヤ
ネルトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 入力端子INと、 出力端子OUTと、 第１、第２の電源供給手段Vcc，GNDと、 前記入力端子に接続された第１のインバータ
INVAと、 該第１のインバータの出力Ｃと前記出力端子と
の間に接続された第２のインバータINVBと、 を具備する遅延回路であつて、 前記各第１、第２のインバータが、 第１の電源供給手段と該インバータの出力との
間に直列接続された複数のＰチヤンネルトランジ
スタQ1p，…，Q′1p，…と、 前記第２の電源供給手段と該インバータの出力
との間に直列接続された前記Ｐチヤネルトランジ
スタと同数のＮチヤネルトランジスタQ1o，…，
Q′1o，…と、 を具備し、 前記各第１、第２のインバータにおいて、前記
複数のＰチヤネル及びＮチヤネルトランジスタの
すべてのゲートが該インバータの入力で共通接続
され、該インバータの入力に与えられる入力信号
の立上りまたは立下りに応答して、前記複数のＰ
チヤネルおよびＮチヤネルトランジスタの群のう
ちの一方の群のトランジスタが電源供給手段側か
ら順次オンし、他方の群のトランジスタが該イン
バータの出力側から順次オフするようにした遅延
回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174004A JPS6153818A (ja) | 1984-08-23 | 1984-08-23 | 遅延回路 |
| US06/767,574 US4700089A (en) | 1984-08-23 | 1985-08-20 | Delay circuit for gate-array LSI |
| EP85306004A EP0175501B1 (en) | 1984-08-23 | 1985-08-23 | Delay circuit for gate-array lsi |
| KR8506104A KR890004465B1 (en) | 1984-08-23 | 1985-08-23 | Delay circuit for gate array |
| DE8585306004T DE3582640D1 (de) | 1984-08-23 | 1985-08-23 | Verzoegerungsschaltung fuer lsi-toranordnung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174004A JPS6153818A (ja) | 1984-08-23 | 1984-08-23 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153818A JPS6153818A (ja) | 1986-03-17 |
| JPH0354899B2 true JPH0354899B2 (ja) | 1991-08-21 |
Family
ID=15970962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174004A Granted JPS6153818A (ja) | 1984-08-23 | 1984-08-23 | 遅延回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS6153818A (ja) |
| KR (1) | KR890004465B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6382126A (ja) * | 1986-09-26 | 1988-04-12 | Sharp Corp | バスレベル保持回路 |
| JPS63119318A (ja) * | 1986-11-07 | 1988-05-24 | Hitachi Ltd | 位相比較器 |
| JP2685203B2 (ja) * | 1988-02-22 | 1997-12-03 | 富士通株式会社 | 遅延回路 |
| JPH04150612A (ja) * | 1990-10-15 | 1992-05-25 | Mitsubishi Electric Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5834619A (ja) * | 1981-08-24 | 1983-03-01 | Hitachi Ltd | 波形整形回路 |
| JPH0620176B2 (ja) * | 1982-10-08 | 1994-03-16 | 株式会社日立製作所 | 遅延回路 |
-
1984
- 1984-08-23 JP JP59174004A patent/JPS6153818A/ja active Granted
-
1985
- 1985-08-23 KR KR8506104A patent/KR890004465B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR870002660A (ko) | 1987-04-06 |
| JPS6153818A (ja) | 1986-03-17 |
| KR890004465B1 (en) | 1989-11-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |