JPH0834418B2 - 遅延回路 - Google Patents
遅延回路Info
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- JPH0834418B2 JPH0834418B2 JP59174005A JP17400584A JPH0834418B2 JP H0834418 B2 JPH0834418 B2 JP H0834418B2 JP 59174005 A JP59174005 A JP 59174005A JP 17400584 A JP17400584 A JP 17400584A JP H0834418 B2 JPH0834418 B2 JP H0834418B2
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- output
- inverter
- inverter means
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はたとえばゲートアレイLSIに適用される遅延
回路に関する。
回路に関する。
従来の技術 ゲートアレイLSIにおいて、遅延回路は信号間の伝播
遅延時間を一定にするために用いられる。たとえば、第
２図において、クロックCK0を時間t1,t2だけ遅延させて
得たクロックCK1,CK2によりフリップフロップFF1,FF2を
ラッチする場合を想定する。この場合、第３図に示すご
とく、フリップフロップFF1のクロックCK1によるラッチ
後、クロックCK2の遅延が大きい場合、フリップフロッ
プFF2のクロックCK2によるラッチが後のデータに対して
行なわれることがある。つまり、クロックCK2によるフ
リップフロップFF2の入力データのホールドタイムが小
さくなることがある。このため、第４図に示すごとく、
フリップフロップFF1とFF2との間に遅延回路DLを挿入す
ると、第５図に示すように、フリップフロップFF1のデ
ータ出力Ｑは遅延回路DLによって時間tdだけ遅延され、
従って、フリップフロップFF2のデータ入力Ｄはフリッ
プフロップFF1のデータ出力Ｑよりtdだけ遅延される。
この結果、クロックCK2によるフリップフロップの入力
データのホールドタイムは十分大きくなる。
遅延時間を一定にするために用いられる。たとえば、第
２図において、クロックCK0を時間t1,t2だけ遅延させて
得たクロックCK1,CK2によりフリップフロップFF1,FF2を
ラッチする場合を想定する。この場合、第３図に示すご
とく、フリップフロップFF1のクロックCK1によるラッチ
後、クロックCK2の遅延が大きい場合、フリップフロッ
プFF2のクロックCK2によるラッチが後のデータに対して
行なわれることがある。つまり、クロックCK2によるフ
リップフロップFF2の入力データのホールドタイムが小
さくなることがある。このため、第４図に示すごとく、
フリップフロップFF1とFF2との間に遅延回路DLを挿入す
ると、第５図に示すように、フリップフロップFF1のデ
ータ出力Ｑは遅延回路DLによって時間tdだけ遅延され、
従って、フリップフロップFF2のデータ入力Ｄはフリッ
プフロップFF1のデータ出力Ｑよりtdだけ遅延される。
この結果、クロックCK2によるフリップフロップの入力
データのホールドタイムは十分大きくなる。
上述の遅延回路の条件として、 Ａ）最適な遅延時間が得られること、 Ｂ）大きな面積を必要としないこと、 Ｃ）遅延時間のばらつきが小さいこと、 等が要求される。
一般に、MOSトランジスタの１ゲート当りの遅延時間t
pdは tpdαC/gm ただし、Ｃは負荷容量、 gmは導電率 と表わすことができ、従って、負荷容量Ｃが一定であれ
ば、gmαW/Lであるので、ゲート幅Ｗを小さく、ゲート
長Ｌを大きくしたMOSトランジスタによるインバータを
用いれば、遅延時間を大きくできるが、ゲートアレイLS
Iでは、一定寸法のトランジスタのみを用いているの
で、トランジスタの寸法を任意に変えることはできな
い。従って、ゲートアレイLSIでは、従来、第６図に示
すごとく、インバータを多段接続して遅延時間を大きく
していた。なお、CR回路によって遅延回路を構成するこ
とも可能であるが、この場合、ポリシリコンの抵抗もし
くは拡散抵抗により遅延時間を調整し、従って、ゲート
アレイLSIでは採用されないパラメータを調整しなけれ
ばならず、ばらつきを考慮するとCR回路をゲートアレイ
LSIの遅延回路として採用することは不可能である。
pdは tpdαC/gm ただし、Ｃは負荷容量、 gmは導電率 と表わすことができ、従って、負荷容量Ｃが一定であれ
ば、gmαW/Lであるので、ゲート幅Ｗを小さく、ゲート
長Ｌを大きくしたMOSトランジスタによるインバータを
用いれば、遅延時間を大きくできるが、ゲートアレイLS
Iでは、一定寸法のトランジスタのみを用いているの
で、トランジスタの寸法を任意に変えることはできな
い。従って、ゲートアレイLSIでは、従来、第６図に示
すごとく、インバータを多段接続して遅延時間を大きく
していた。なお、CR回路によって遅延回路を構成するこ
とも可能であるが、この場合、ポリシリコンの抵抗もし
くは拡散抵抗により遅延時間を調整し、従って、ゲート
アレイLSIでは採用されないパラメータを調整しなけれ
ばならず、ばらつきを考慮するとCR回路をゲートアレイ
LSIの遅延回路として採用することは不可能である。
第６図において、２入力ゲート換算４ゲートを１基本
セルとし、各インバータINVを１基本セルで構成すれ
ば、入力電端INの電位がハイからローに変化するとき、 １段目の遅延時間 0.77ns ２段目の遅延時間 0.43ns ３段目の遅延時間 0.77ns ４段目の遅延時間 0.71ns 程度であり、従って、トータルの遅延時間は2.68nsであ
る。また、入力電位INがローからハイに変化するとき、 １段目の遅延時間 0.43ns ２段目の遅延時間 0.77ns ３段目の遅延時間 0.43ns ４段目の遅延時間 1.32ns 程度であり、従って、トータルの遅延時間は2.95nsであ
る。
セルとし、各インバータINVを１基本セルで構成すれ
ば、入力電端INの電位がハイからローに変化するとき、 １段目の遅延時間 0.77ns ２段目の遅延時間 0.43ns ３段目の遅延時間 0.77ns ４段目の遅延時間 0.71ns 程度であり、従って、トータルの遅延時間は2.68nsであ
る。また、入力電位INがローからハイに変化するとき、 １段目の遅延時間 0.43ns ２段目の遅延時間 0.77ns ３段目の遅延時間 0.43ns ４段目の遅延時間 1.32ns 程度であり、従って、トータルの遅延時間は2.95nsであ
る。
発明が解決しようとする問題点 しかしながら、上述のごとく、インバータを単純に多
段接続すると、大きな遅延時間を得るには、ゲート数が
大きくなり、従って、大きな面積を必要とするという問
題点があった。
段接続すると、大きな遅延時間を得るには、ゲート数が
大きくなり、従って、大きな面積を必要とするという問
題点があった。
問題点を解決するための手段 本発明の目的は、上述の問題点に鑑み、ゲートアレイ
LSIに適し且つ面積が小さい遅延回路を提供することで
あり、その手段は、Ｐチャネル/Nチャネルトランジスタ
を縦列接続したインバータ手段を２個設け、後段のイン
バータ手段の各出力を前段のインバータ手段の各入力に
フィードバックすることによって達成される。
LSIに適し且つ面積が小さい遅延回路を提供することで
あり、その手段は、Ｐチャネル/Nチャネルトランジスタ
を縦列接続したインバータ手段を２個設け、後段のイン
バータ手段の各出力を前段のインバータ手段の各入力に
フィードバックすることによって達成される。
作用 上述の構成によれば、後段のインバータ手段の出力を
前段のインバータ手段の入力にフィードバックしている
ので、駆動能力は小さくなり、従って、遅延時間は大き
くなり、しかもファンアウト（F/O）が大きな遅延回路
が得られる。
前段のインバータ手段の入力にフィードバックしている
ので、駆動能力は小さくなり、従って、遅延時間は大き
くなり、しかもファンアウト（F/O）が大きな遅延回路
が得られる。
実施例 第１図は本発明に係る遅延回路の一実施例を示す回路
図である。第１図において、２つのインバータ手段INV
A,INVBが設けてある。インバータ手段INVAは、Ｐチャネ
ルトランジスタQ1p,Q2p,Q3p,Q4p，およびＮチャネルト
ランジスタQ1n,Q2n,Q3n,Q4nを縦列接続して構成され、
各Ｐチャネル/Nチャネルトランジスタ対Q1p,Q1n；Q2p,Q
2n；Q3p,Q3n；Q4p,Q4nが１つのインバータを構成してい
る。同様に、インバータ手段INVBは、Ｐチャネルトラン
ジスタＱ１′ｐ,Q２′ｐ,Q３′ｐ,Q４′ｐ，およびＮチ
ャネルトランジスタＱ１′ｎ,Q２′ｎ,Q３′ｎ,Q４′ｎ
を縦列接続して構成され、各Ｐチャネル/Nチャネルトラ
ンジスタ対Ｑ１′ｐ,Q１′ｎ;Q２′ｐ,Q２′ｎ;
Q３′ｐ,Q３′ｎ;Q４′ｐ,Q４′ｎが１つのインバータ
を構成している。
図である。第１図において、２つのインバータ手段INV
A,INVBが設けてある。インバータ手段INVAは、Ｐチャネ
ルトランジスタQ1p,Q2p,Q3p,Q4p，およびＮチャネルト
ランジスタQ1n,Q2n,Q3n,Q4nを縦列接続して構成され、
各Ｐチャネル/Nチャネルトランジスタ対Q1p,Q1n；Q2p,Q
2n；Q3p,Q3n；Q4p,Q4nが１つのインバータを構成してい
る。同様に、インバータ手段INVBは、Ｐチャネルトラン
ジスタＱ１′ｐ,Q２′ｐ,Q３′ｐ,Q４′ｐ，およびＮチ
ャネルトランジスタＱ１′ｎ,Q２′ｎ,Q３′ｎ,Q４′ｎ
を縦列接続して構成され、各Ｐチャネル/Nチャネルトラ
ンジスタ対Ｑ１′ｐ,Q１′ｎ;Q２′ｐ,Q２′ｎ;
Q３′ｐ,Q３′ｎ;Q４′ｐ,Q４′ｎが１つのインバータ
を構成している。
ここで、各トランジスタ対Q1p,Q1n;Q１′ｐ,
Q１′ｎ；Q2p,Q2n;Q２′ｐ,Q２′ｎ；Q3p,Q3n;Q３′ｐ,
Q３′ｎ；Q4p,Q4n;Q４′ｐ,Q４′ｎをインバータINV1,I
NV2,INV3,INV4,INV5,INV6,INV7,INV8と表わせば、第１
図の回路は第７図に示すごとく模式的に書直せる。な
お、ＰチャネルトランジスタQpおよびＮチャネルトラン
ジスタQnは第１図には存在しないが、動作を理解し易く
するために設けたものである。また、INV3〜INV8をトラ
ンスファゲートとみなせば、第１図の回路は第８図に示
すごとく模式的に書直せる。
Q１′ｎ；Q2p,Q2n;Q２′ｐ,Q２′ｎ；Q3p,Q3n;Q３′ｐ,
Q３′ｎ；Q4p,Q4n;Q４′ｐ,Q４′ｎをインバータINV1,I
NV2,INV3,INV4,INV5,INV6,INV7,INV8と表わせば、第１
図の回路は第７図に示すごとく模式的に書直せる。な
お、ＰチャネルトランジスタQpおよびＮチャネルトラン
ジスタQnは第１図には存在しないが、動作を理解し易く
するために設けたものである。また、INV3〜INV8をトラ
ンスファゲートとみなせば、第１図の回路は第８図に示
すごとく模式的に書直せる。
つまり、第１図においては、インバータINV1(Q1p,
Q1n)は入力端子INの電位によって駆動され、インバータ
INV2（Q1′P,Q１′ｎ）はインバータINV1の出力Ａによ
って駆動され、インバータINV3(Q2p,Q2n)はインバータI
NV2の出力Ｂによって駆動され、インバータINV4（Ｑ
２′Ｐ,Q２′ｎ）はインバータINV3の出力Ｃによって駆
動され、インバータINV5(Q3p,Q3n)はインバータINV4の
出力Ｄによって駆動され、インバータINV6（Ｑ３′Ｐ,Q
３′ｎ）はインバータINV5の出力Ｅによって駆動され、
インバータINV7(Q4p,Q4n)はインバータINV6の出力Ｆに
よって駆動され、インバータINV8（Ｑ４′Ｐ,Q４′ｎ）
はインバータINV7の出力Ｇによって駆動され、インバー
タINV8の出力は出力端子OUTの電位となる。
Q1n)は入力端子INの電位によって駆動され、インバータ
INV2（Q1′P,Q１′ｎ）はインバータINV1の出力Ａによ
って駆動され、インバータINV3(Q2p,Q2n)はインバータI
NV2の出力Ｂによって駆動され、インバータINV4（Ｑ
２′Ｐ,Q２′ｎ）はインバータINV3の出力Ｃによって駆
動され、インバータINV5(Q3p,Q3n)はインバータINV4の
出力Ｄによって駆動され、インバータINV6（Ｑ３′Ｐ,Q
３′ｎ）はインバータINV5の出力Ｅによって駆動され、
インバータINV7(Q4p,Q4n)はインバータINV6の出力Ｆに
よって駆動され、インバータINV8（Ｑ４′Ｐ,Q４′ｎ）
はインバータINV7の出力Ｇによって駆動され、インバー
タINV8の出力は出力端子OUTの電位となる。
このように、後段の各インバータの出力を前段の各イ
ンバータの入力にフィードバックしているので、各イン
バータの駆動能力は低下し、遅延時間は大きくなる。
ンバータの入力にフィードバックしているので、各イン
バータの駆動能力は低下し、遅延時間は大きくなる。
なお、第１図の回路を２入力ゲート換算４ゲートの基
本セルにて構成すれば、トランジスタQ1p,Q2p,Q1n,
Q2n；トランジスタQ3p,Q4p,Q3n,Q4n；トランジスタＱ
１′ｐ,Q２′ｐ,Q１′ｎ,Q２′ｎ；トランジスタＱ
３′ｐ,Q４′ｐ,Q３′ｎ,Q４′ｎを、それぞれ、１基本
セルで構成でき、従って、第１図の回路は第６図の回路
と同様に４基本セルにて構成できる。
本セルにて構成すれば、トランジスタQ1p,Q2p,Q1n,
Q2n；トランジスタQ3p,Q4p,Q3n,Q4n；トランジスタＱ
１′ｐ,Q２′ｐ,Q１′ｎ,Q２′ｎ；トランジスタＱ
３′ｐ,Q４′ｐ,Q３′ｎ,Q４′ｎを、それぞれ、１基本
セルで構成でき、従って、第１図の回路は第６図の回路
と同様に４基本セルにて構成できる。
第１図の回路動作は第９図〜第12図に示される。第９
図はファンアウト（F/O）＝０の場合であって入力端子I
Nの電位がローからハイに変化する場合を示し、第10図
はファンアウト（F/O）＝０の場合であって入力端子IN
の電位がハイからローに変化する場合を示し、第11図は
ファンアウト（F/O）＝５の場合であって入力端子INの
電位がローからハイに変化する場合を示し、第12図はフ
ァンアウト（F/O）＝５の場合であって入力端子INの電
位がハイからローに変化する場合を示している。
図はファンアウト（F/O）＝０の場合であって入力端子I
Nの電位がローからハイに変化する場合を示し、第10図
はファンアウト（F/O）＝０の場合であって入力端子IN
の電位がハイからローに変化する場合を示し、第11図は
ファンアウト（F/O）＝５の場合であって入力端子INの
電位がローからハイに変化する場合を示し、第12図はフ
ァンアウト（F/O）＝５の場合であって入力端子INの電
位がハイからローに変化する場合を示している。
第９図を参照すると、入力端子IN,出力B,D,F,および
出力端子OUTの各電位がいずれもローレベルにあって、
出力A,C,E,Gの各電位はいずれもハイレベルにあるもの
とする。このとき、入力端子INの電位がローレベルから
ハイレベルに変化すると、トランジスタQ1pがオフとな
り且つトランジスタQ1nはオンとなる。この結果、イン
バータINV1(Q1p,Q1n)の出力Ａの電位は下降する。この
とき、トランジスタQ2p,Q3p,Q4pは未だオン状態にある
ので、出力C,E,Gの各電位も低下する。このような出力
C,E,Gの各電位の低下は、インバータINV2（Ｑ１′Ｐ,Q
１′ｎ）の出力ＢがＰチャネルトランジスタのスレッシ
ュホールド値に到達するまで続く。他方、出力Ａの電位
の下降に伴ない、インバータINV2（Ｑ１′Ｐ,Q１′ｎ）
の出力Ｂは上昇するが、このとき、トランジスタＱ
２′ｎ,Q３′ｎ,Q４′ｎは未だオン状態であるので、出
力D,F,および出力端子OUTの各電位も出力Ｂと共に上昇
する。そして、出力Ｂの電位が上記スレッシュホールド
値に到達すると、トランジスタQ2pはカットオフし、従
って、出力C,E,Gは一時的に放電しなくなる。さらに、
出力Ｂの電位が上昇すると、出力Ｃの電位は一時的に保
持されているので、トランジスタＱ２′ｎがカットオフ
され、この結果、出力Ｂの電位のみが上昇する。従っ
て、インバータINV3(Q2p,Q2n)の出力Ｃが再び低下す
る。このとき、トランジスタQ3p,Q4pは未だオン状態に
あるので、出力E,Gの各電位も低下する。このような出
力E,Gの各電位の低下は、インバータINV4（Ｑ２′Ｐ,Q
２′ｎ）の出力ＤがＰチャネルトランジスタのスレッシ
ュホールド値に到達するまで続く。出力Ｄの電位がこの
スレッシュホールド値に到達すると、トランジスタQ3p
はカットオフし、従って、出力E,Gは一時的に放電しな
くなる。さらに、出力Ｄの電位が上昇すると、出力Ｅの
電位は一時的に保持されているので、トランジスタＱ
３′ｎがカットオフされ、この結果、出力Ｄの電位のみ
が上昇する。従って、インバータINV5(Q3p,Q3n)の出力
Ｅが再び低下する。このとき、トランジスタQ4pは未だ
オン状態にあるので、出力Ｇの各電位も低下する。この
ような出力Ｇの各電位の低下は、インバータ、INV6（Ｑ
３′ｐ,Q３′ｎ）の出力ＦがＰチャネルトランジスタの
スレッシュホールド値に到達するまで続く。出力Ｆの電
位がこのスレッシュホールド値に到達すると、トランジ
スタQ4pはカットオフし、従って、出力Ｇは一時的に放
電しなくなる。さらに、出力Ｆの電位が上昇すると、出
力Ｇの電位は一時的に保持されているので、トランジス
タＱ４′ｎがカットオフされ、この結果、出力Ｆの電位
のみが上昇する。従って、インバータINV7(Q4p,Q4n)の
出力Ｇが再び低下し、この結果、出力端子OUTの電位が
上昇する。
出力端子OUTの各電位がいずれもローレベルにあって、
出力A,C,E,Gの各電位はいずれもハイレベルにあるもの
とする。このとき、入力端子INの電位がローレベルから
ハイレベルに変化すると、トランジスタQ1pがオフとな
り且つトランジスタQ1nはオンとなる。この結果、イン
バータINV1(Q1p,Q1n)の出力Ａの電位は下降する。この
とき、トランジスタQ2p,Q3p,Q4pは未だオン状態にある
ので、出力C,E,Gの各電位も低下する。このような出力
C,E,Gの各電位の低下は、インバータINV2（Ｑ１′Ｐ,Q
１′ｎ）の出力ＢがＰチャネルトランジスタのスレッシ
ュホールド値に到達するまで続く。他方、出力Ａの電位
の下降に伴ない、インバータINV2（Ｑ１′Ｐ,Q１′ｎ）
の出力Ｂは上昇するが、このとき、トランジスタＱ
２′ｎ,Q３′ｎ,Q４′ｎは未だオン状態であるので、出
力D,F,および出力端子OUTの各電位も出力Ｂと共に上昇
する。そして、出力Ｂの電位が上記スレッシュホールド
値に到達すると、トランジスタQ2pはカットオフし、従
って、出力C,E,Gは一時的に放電しなくなる。さらに、
出力Ｂの電位が上昇すると、出力Ｃの電位は一時的に保
持されているので、トランジスタＱ２′ｎがカットオフ
され、この結果、出力Ｂの電位のみが上昇する。従っ
て、インバータINV3(Q2p,Q2n)の出力Ｃが再び低下す
る。このとき、トランジスタQ3p,Q4pは未だオン状態に
あるので、出力E,Gの各電位も低下する。このような出
力E,Gの各電位の低下は、インバータINV4（Ｑ２′Ｐ,Q
２′ｎ）の出力ＤがＰチャネルトランジスタのスレッシ
ュホールド値に到達するまで続く。出力Ｄの電位がこの
スレッシュホールド値に到達すると、トランジスタQ3p
はカットオフし、従って、出力E,Gは一時的に放電しな
くなる。さらに、出力Ｄの電位が上昇すると、出力Ｅの
電位は一時的に保持されているので、トランジスタＱ
３′ｎがカットオフされ、この結果、出力Ｄの電位のみ
が上昇する。従って、インバータINV5(Q3p,Q3n)の出力
Ｅが再び低下する。このとき、トランジスタQ4pは未だ
オン状態にあるので、出力Ｇの各電位も低下する。この
ような出力Ｇの各電位の低下は、インバータ、INV6（Ｑ
３′ｐ,Q３′ｎ）の出力ＦがＰチャネルトランジスタの
スレッシュホールド値に到達するまで続く。出力Ｆの電
位がこのスレッシュホールド値に到達すると、トランジ
スタQ4pはカットオフし、従って、出力Ｇは一時的に放
電しなくなる。さらに、出力Ｆの電位が上昇すると、出
力Ｇの電位は一時的に保持されているので、トランジス
タＱ４′ｎがカットオフされ、この結果、出力Ｆの電位
のみが上昇する。従って、インバータINV7(Q4p,Q4n)の
出力Ｇが再び低下し、この結果、出力端子OUTの電位が
上昇する。
逆に、入力端子IN,出力B,D,F,出力端子OUTの各電位が
いずれもハイレベル、出力A,C,E,Gの各電位がいずれも
ローレベルの状態にあるときに、入力端子INの電位がハ
イレベルからローレベルに変化した場合は、第10図のご
とく、各電位は変化する。その詳細は第９図の場合と同
様なので説明は省略する。
いずれもハイレベル、出力A,C,E,Gの各電位がいずれも
ローレベルの状態にあるときに、入力端子INの電位がハ
イレベルからローレベルに変化した場合は、第10図のご
とく、各電位は変化する。その詳細は第９図の場合と同
様なので説明は省略する。
このように、出力C,E,G,および出力B,D,Fの電位の変
化にはサドルポイントが生じ、そのために遅延時間は大
きくなる。
化にはサドルポイントが生じ、そのために遅延時間は大
きくなる。
なお、ファンアウト数をたとえば５にした場合には、
第９図は第11図のように変化し、また、第10図は第12図
のように変化する。出力端子OUTの波形が鈍ると共に遅
延時間がさらに大きくなる。
第９図は第11図のように変化し、また、第10図は第12図
のように変化する。出力端子OUTの波形が鈍ると共に遅
延時間がさらに大きくなる。
しなしながら、いずれにあっても、遅延時間は7ns以
上確保でき、第６図の場合より長くなる。
上確保でき、第６図の場合より長くなる。
第13図は本発明に係る遅延回路の他の実施例を示す回
路図である。第13図においては、インバータ手段INVBの
インバータINV2（Ｑ１′ｐ,Q１′ｎ）の出力Ｂによって
インバータ手段INVAのインバータINV3(Q2p,Q2n),INV5(Q
3p,Q3n),INV7(Q4p,Q4n)が同時に駆動され、インバータ
手段INVAのインバータINV7(Q4p,Q4n)の出力によってイ
ンバータ手段INVBのインバータINV4（Ｑ２′ｐ,
Q２′ｎ），INV6（Ｑ３′ｐ,Q３′ｎ），INV8（Ｑ
４′ｐ,Q４′ｎ）が同時に駆動されるように構成してあ
る。このような第13図の回路において、たとえば、入力
端子IN,出力Ｂの電位がハイレベル，出力A,Cの電位がロ
ーレベルの状態にあって、入力端子INの電位がハイレベ
ルからローレベルに変化すると、出力Ａはローレベルか
らハイレベルに変化する。このとき、出力Ｃの電位はロ
ーレベルであるので、Ｐチャネルトランジスタ
Ｑ２′ｐ,Q３′ｐ,Q４′ｐはオン状態にあり、また、出
力Ａの電位はハイレベルであるので、Ｎチャネルトラン
ジスタＱ１′ｎはオン状態にある。従って、出力Ｂの電
位はトランジスタＱ２′ｐ,Q３′ｐ,Q４′ｐとトランジ
スタＱ１′ｎのインピーダンス比のDC安定点に変化す
る。この結果、ＰチャネルトランジスタQ2p,Q3p,Q4pも
ＮチャネルトランジスタQ2n,Q3n,Q4nもオン傾向にな
り、従って、出力Ａのハイレベル電位が出力Ｃに伝達さ
れて出力Ｃはハイレベルとなり、従って、出力端子OUT
の電位はローレベルとなる。このような構成にすると、
出力端子OUTには第１図の実施例に比して非定常な波形
は発生しにくくなる。
路図である。第13図においては、インバータ手段INVBの
インバータINV2（Ｑ１′ｐ,Q１′ｎ）の出力Ｂによって
インバータ手段INVAのインバータINV3(Q2p,Q2n),INV5(Q
3p,Q3n),INV7(Q4p,Q4n)が同時に駆動され、インバータ
手段INVAのインバータINV7(Q4p,Q4n)の出力によってイ
ンバータ手段INVBのインバータINV4（Ｑ２′ｐ,
Q２′ｎ），INV6（Ｑ３′ｐ,Q３′ｎ），INV8（Ｑ
４′ｐ,Q４′ｎ）が同時に駆動されるように構成してあ
る。このような第13図の回路において、たとえば、入力
端子IN,出力Ｂの電位がハイレベル，出力A,Cの電位がロ
ーレベルの状態にあって、入力端子INの電位がハイレベ
ルからローレベルに変化すると、出力Ａはローレベルか
らハイレベルに変化する。このとき、出力Ｃの電位はロ
ーレベルであるので、Ｐチャネルトランジスタ
Ｑ２′ｐ,Q３′ｐ,Q４′ｐはオン状態にあり、また、出
力Ａの電位はハイレベルであるので、Ｎチャネルトラン
ジスタＱ１′ｎはオン状態にある。従って、出力Ｂの電
位はトランジスタＱ２′ｐ,Q３′ｐ,Q４′ｐとトランジ
スタＱ１′ｎのインピーダンス比のDC安定点に変化す
る。この結果、ＰチャネルトランジスタQ2p,Q3p,Q4pも
ＮチャネルトランジスタQ2n,Q3n,Q4nもオン傾向にな
り、従って、出力Ａのハイレベル電位が出力Ｃに伝達さ
れて出力Ｃはハイレベルとなり、従って、出力端子OUT
の電位はローレベルとなる。このような構成にすると、
出力端子OUTには第１図の実施例に比して非定常な波形
は発生しにくくなる。
なお、上述の実施例においては、各インバータ手段IN
VA,INVBに同一数のＰチャネルトランジスタおよびＮチ
ャネルトランジスタを縦列接続しているが、そのトラン
ジスタの数は任意に変更し得ることは言うまでもない。
また、波形整形手段としてのインバータを第１図および
第13図の回路に接続してもよい。
VA,INVBに同一数のＰチャネルトランジスタおよびＮチ
ャネルトランジスタを縦列接続しているが、そのトラン
ジスタの数は任意に変更し得ることは言うまでもない。
また、波形整形手段としてのインバータを第１図および
第13図の回路に接続してもよい。
発明の効果 以上説明したように本発明によれば、同一数の基本セ
ルを用いたときには、従来のごとく単純にインバータを
多段接続した場合に比較して、各インバータの駆動能力
をフィードバック制御により小さくしているので、遅延
時間を大きくできる。言い換えると、同一の遅延時間を
得る場合には、遅延回路の面積を小さくできる。
ルを用いたときには、従来のごとく単純にインバータを
多段接続した場合に比較して、各インバータの駆動能力
をフィードバック制御により小さくしているので、遅延
時間を大きくできる。言い換えると、同一の遅延時間を
得る場合には、遅延回路の面積を小さくできる。
第１図は本発明に係る遅延回路の一実施例を示す回路
図、第２図は遅延回路を挿入しないゲートアレイLSIの
部分回路図、第３図は第２図の回路動作を説明するため
のタイミング図、第４図は遅延回路を挿入したゲートア
レイLSIの部分回路図、第５図は第４図の回路動作を説
明するためのタイミング図、第６図は従来の遅延回路を
示す回路図、第７図，第８図は第１図の回路を理解し易
くした概念回路図、第９図〜第12図は第１図の回路内に
現われる信号のタイミング図、第13図は本発明の遅延回
路の他の実施例を示す回路図である。 IN:入力端子、OUT:出力端子、VCC：電源、INVA,INVB:イ
ンバータ手段、Q1p,Q2p，…:Pチャネルトランジスタ、Q
1n,Q2n，…:Nチャネルトランジスタ。
図、第２図は遅延回路を挿入しないゲートアレイLSIの
部分回路図、第３図は第２図の回路動作を説明するため
のタイミング図、第４図は遅延回路を挿入したゲートア
レイLSIの部分回路図、第５図は第４図の回路動作を説
明するためのタイミング図、第６図は従来の遅延回路を
示す回路図、第７図，第８図は第１図の回路を理解し易
くした概念回路図、第９図〜第12図は第１図の回路内に
現われる信号のタイミング図、第13図は本発明の遅延回
路の他の実施例を示す回路図である。 IN:入力端子、OUT:出力端子、VCC：電源、INVA,INVB:イ
ンバータ手段、Q1p,Q2p，…:Pチャネルトランジスタ、Q
1n,Q2n，…:Nチャネルトランジスタ。
Claims (2)
- 【請求項１】入力端子、出力端子、第１、第２の電源供
給手段、および該第１、第２の電源供給手段間に接続さ
れ、複数の同数のＰチャネルトランジスタおよびＮチャ
ネルトランジスタを縦列接続した第１、第２のインバー
タ手段を具備し、前記入力端子の電位により前記第１の
インバータ手段の最外側Ｐチャネル/Nチャネルトランジ
スタ対を駆動し、該第１のインバータ手段の駆動された
Ｐチャネル/Nチャネルトランジスタ対の各共通出力によ
り前記第２のインバータ手段のＰチャネル/Nチャネルト
ランジスタ対を外側から内側に順次駆動し、他方、該第
２のインバータ手段の駆動されたＰチャネル/Nチャネル
トランジスタ対の各共通出力により前記第１のインバー
タ手段のＰチャネル/Nチャネルトランジスタ対を外側か
ら内側に順次駆動し、前記第２のインバータ手段の中央
のＰチャネル/Nチャネルトランジスタ対の出力を前記出
力端子に接続した遅延回路。 - 【請求項２】入力端子、出力端子、第１、第２の電源供
給手段、および該第１、第２の電源供給手段間に接続さ
れ複数の同数のＰチャネルトランジスタおよびＮチャネ
ルトランジスタを縦列接続した第１、第２のインバータ
手段を具備し、前記入力端子の電位により前記第１のイ
ンバータ手段の最外側Ｐチャネル/Nチャネルトランジス
タ対を駆動し、前記第１のインバータ手段の最外側Ｐチ
ャネル/Nチャネルトランジスタ対の共通出力により前記
第２のインバータ手段の最外側Ｐチャネル/Nチャネルト
ランジスタ対を駆動し、該第２のインバータ手段の最外
側Ｐチャネル/Nチャネルトランジスタ対の共通出力によ
り前記第１のインバータ手段の内側の複数のＰチャネル
/Nチャネルトランジスタ対を駆動し、該第１のインバー
タ手段の内側の複数のＰチャネル/Nチャネルトランジス
タ対の共通出力により前記第２のインバータ手段の内側
の複数のＰチャネル/Nチャネルトランジスタ対を駆動
し、前記第２のインバータ手段の内側の複数のＰチャネ
ル/Nチャネルトランジスタ対の出力を前記出力端子に接
続した遅延回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174005A JPH0834418B2 (ja) | 1984-08-23 | 1984-08-23 | 遅延回路 |
| US06/767,574 US4700089A (en) | 1984-08-23 | 1985-08-20 | Delay circuit for gate-array LSI |
| DE8585306004T DE3582640D1 (de) | 1984-08-23 | 1985-08-23 | Verzoegerungsschaltung fuer lsi-toranordnung. |
| EP85306004A EP0175501B1 (en) | 1984-08-23 | 1985-08-23 | Delay circuit for gate-array lsi |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59174005A JPH0834418B2 (ja) | 1984-08-23 | 1984-08-23 | 遅延回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6153820A JPS6153820A (ja) | 1986-03-17 |
| JPH0834418B2 true JPH0834418B2 (ja) | 1996-03-29 |
Family
ID=15970979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59174005A Expired - Lifetime JPH0834418B2 (ja) | 1984-08-23 | 1984-08-23 | 遅延回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834418B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108141213A (zh) * | 2015-09-24 | 2018-06-08 | 高通股份有限公司 | 用于根据数据电压电平缓冲数据的反比电压延迟缓冲器 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55133135A (en) * | 1979-04-03 | 1980-10-16 | Seiko Epson Corp | Frequency dividing circuit for watch |
| JPS5838032A (ja) * | 1981-08-13 | 1983-03-05 | Fujitsu Ltd | Ｃ―ｍｏｓインバータ駆動用バッファ回路 |
-
1984
- 1984-08-23 JP JP59174005A patent/JPH0834418B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108141213A (zh) * | 2015-09-24 | 2018-06-08 | 高通股份有限公司 | 用于根据数据电压电平缓冲数据的反比电压延迟缓冲器 |
| CN108141213B (zh) * | 2015-09-24 | 2021-07-09 | 高通股份有限公司 | 用于根据数据电压电平缓冲数据的反比电压延迟缓冲器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6153820A (ja) | 1986-03-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |