JPH0354900B2 - - Google Patents
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- JPH0354900B2 JPH0354900B2 JP58221940A JP22194083A JPH0354900B2 JP H0354900 B2 JPH0354900 B2 JP H0354900B2 JP 58221940 A JP58221940 A JP 58221940A JP 22194083 A JP22194083 A JP 22194083A JP H0354900 B2 JPH0354900 B2 JP H0354900B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- trigger
- output
- circuit
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R13/00—Arrangements for displaying electric variables or waveforms
- G01R13/20—Cathode-ray oscilloscopes
- G01R13/22—Circuits therefor
- G01R13/32—Circuits for displaying non-recurrent functions such as transients; Circuits for triggering; Circuits for synchronisation; Circuits for time-base expansion
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Manipulation Of Pulses (AREA)
- Measurement Of Current Or Voltage (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はトリガ回路、特にオシロスコープその
他高周波電子機器用に好適なアーム・ゲート型ト
リガ回路に関する。
他高周波電子機器用に好適なアーム・ゲート型ト
リガ回路に関する。
従来技術及びその欠点
オシロスコープの傾斜信号発生器の如きトリガ
起動型回路又は素子をトリガする為の種々の形式
のトリガ回路が提案されている。オシロスコープ
用トリガ回路は入力信号波形を陰極線管（CRT）
のスクリーン上に安定表示する為に使用する。
起動型回路又は素子をトリガする為の種々の形式
のトリガ回路が提案されている。オシロスコープ
用トリガ回路は入力信号波形を陰極線管（CRT）
のスクリーン上に安定表示する為に使用する。
最近のオシロスコープではアーム・ゲート型ト
リガ回路が広く使用されている。この形式の典型
的な従来トリガ回路はスミス発明の米国特許第
3358159号（対応日本特許：特公昭42−22335号）
公報に記載させており、その一実施例要部を第１
図に示す。１対のトリガ素子、即ちトンネルダイ
オードをホールドオフ回路からのホールドオフ信
号終了後に差動増幅器から差動信号により駆動す
る。一方（左側）のトンネルダイオードはアーミ
ング用であつて、先に高電圧安定状態に左側の差
動トランジスタ出力によりトリガして、他方（右
側）のアーミング用トンネルダイオードをアーミ
ング（待受け状態に）する。そこで、差動増幅器
の右側のトランジスタ出力により高電圧安定状態
にトリガされ、傾斜信号発生器を起動する。
リガ回路が広く使用されている。この形式の典型
的な従来トリガ回路はスミス発明の米国特許第
3358159号（対応日本特許：特公昭42−22335号）
公報に記載させており、その一実施例要部を第１
図に示す。１対のトリガ素子、即ちトンネルダイ
オードをホールドオフ回路からのホールドオフ信
号終了後に差動増幅器から差動信号により駆動す
る。一方（左側）のトンネルダイオードはアーミ
ング用であつて、先に高電圧安定状態に左側の差
動トランジスタ出力によりトリガして、他方（右
側）のアーミング用トンネルダイオードをアーミ
ング（待受け状態に）する。そこで、差動増幅器
の右側のトランジスタ出力により高電圧安定状態
にトリガされ、傾斜信号発生器を起動する。
この従来トリガ回路の欠点は、トンネルダイオ
ードが同相信号、ノイズ、温度変化及び電源電圧
の変動に敏感であり、またヒステリシスレベルが
制御できないことである。
ードが同相信号、ノイズ、温度変化及び電源電圧
の変動に敏感であり、またヒステリシスレベルが
制御できないことである。
発明の目的
従つて、本発明の目的の１つは、同相信号成分
に鈍感なトリガ回路を提供することである。
に鈍感なトリガ回路を提供することである。
本発明の他の目的は、ヒステリシスレベルが制
御可能な改良トリガ回路を提供することである。
御可能な改良トリガ回路を提供することである。
本発明の更に他の目的は、改良したトリガ比較
器を提供することである。
器を提供することである。
これら及びその他の目的は、その動作及び作用
効果と共に後述する添付図面を参照して行なう詳
細説明を読めば当業者には容易に理解できよう。
効果と共に後述する添付図面を参照して行なう詳
細説明を読めば当業者には容易に理解できよう。
発明の概要
本発明によると、１対の比較器、即ちアーム
（ARM）及びゲート（GATE）比較器をフロー
テイング構成となし、これら比較器を同相成分に
不感となす。更に、ヒステリシス挿入回路を設
け、必要なノイズ除去及び感度制御の目的に使用
する。
（ARM）及びゲート（GATE）比較器をフロー
テイング構成となし、これら比較器を同相成分に
不感となす。更に、ヒステリシス挿入回路を設
け、必要なノイズ除去及び感度制御の目的に使用
する。
実施例の説明
先ず第２図を参照するに、同図には本発明によ
るトリガ回路の好適一実施例のブロツク図を示
す。複数の入力トリガ信号が入力端子１０ａ，１
０ｂ，…，１０ｎからスイツチング回路１２へ印
加される。このスイツチング回路１２には制御端
子１６を介してスイツチ制御信号を印加して、増
幅器１８の非反転入力に入力端子１０ａ乃至１０
ｎからのいずれかの入力信号又は加算器１４の出
力信号を選択的に印加する。スイツチング回路１
２は昭和58年９月７日付けで出願した本願出願人
の特許出願特願昭58−164907号明細書に記載のア
ナログスイツチであつてもよい。差動増幅器１８
はスイツチング回路１２からトリガ信号を増幅し
てプツシユプル出力信号を得る。この比較増幅器
１８の反転入力端子には、ポテンシヨメータ２０
で示すトリガレベル制御信号が印加される。増幅
器１８の出力極性は、制御端子２２に印加する制
御信号により反転できる。
るトリガ回路の好適一実施例のブロツク図を示
す。複数の入力トリガ信号が入力端子１０ａ，１
０ｂ，…，１０ｎからスイツチング回路１２へ印
加される。このスイツチング回路１２には制御端
子１６を介してスイツチ制御信号を印加して、増
幅器１８の非反転入力に入力端子１０ａ乃至１０
ｎからのいずれかの入力信号又は加算器１４の出
力信号を選択的に印加する。スイツチング回路１
２は昭和58年９月７日付けで出願した本願出願人
の特許出願特願昭58−164907号明細書に記載のア
ナログスイツチであつてもよい。差動増幅器１８
はスイツチング回路１２からトリガ信号を増幅し
てプツシユプル出力信号を得る。この比較増幅器
１８の反転入力端子には、ポテンシヨメータ２０
で示すトリガレベル制御信号が印加される。増幅
器１８の出力極性は、制御端子２２に印加する制
御信号により反転できる。
増幅器１８のプツシユプル出力信号はARM比
較器２８とGATE比較器３０の非反転入力に印
加する。また、増幅器１８のプツシユプル出力に
はヒステリシス挿入回路２４が接続されており、
制御可能なヒステリシス又は基準レベルを共通点
３２に生ぜしめて両比較器２８及び３０の反転入
力端に印加する。ヒステリシスレベルは制御端子
２６に印加した制御信号により制御できる。比較
器２８及び３０の出力は６個のNORゲート３６
乃至４６を含む論理回路３４に印加する。ホール
ドオフ信号をホールドオフ端子４８からNORゲ
ート３６と４０に印加する。図示せずも遅延制御
信号をNORゲート４４へ制御端子から印加して
もよい。NORゲート３８及び４０を交差接続し
て第１フリツプフロツプ（FF）３９を形成し、
NORゲート４２と４６を交差接続して第2FF４
５を形成する。最終出力ゲート信号はNORゲー
ト４２の出力に結合した出力端子５２から得る。
較器２８とGATE比較器３０の非反転入力に印
加する。また、増幅器１８のプツシユプル出力に
はヒステリシス挿入回路２４が接続されており、
制御可能なヒステリシス又は基準レベルを共通点
３２に生ぜしめて両比較器２８及び３０の反転入
力端に印加する。ヒステリシスレベルは制御端子
２６に印加した制御信号により制御できる。比較
器２８及び３０の出力は６個のNORゲート３６
乃至４６を含む論理回路３４に印加する。ホール
ドオフ信号をホールドオフ端子４８からNORゲ
ート３６と４０に印加する。図示せずも遅延制御
信号をNORゲート４４へ制御端子から印加して
もよい。NORゲート３８及び４０を交差接続し
て第１フリツプフロツプ（FF）３９を形成し、
NORゲート４２と４６を交差接続して第2FF４
５を形成する。最終出力ゲート信号はNORゲー
ト４２の出力に結合した出力端子５２から得る。
次に動作を説明すると、スイツチ制御端子１６
に印加したスイツチ制御端子はスイツチング制御
回路１２を制御して複数の入力信号のうちの１つ
を選択して差動増幅器１８に印加する。加算器１
４は入力端子１０ａ又は１０ｂのいずれかに入力
信号が印加されている限り、出力端子５２に接続
されるトリガ素子のトリガに使用する。加算器１
４を使用するトリガ回路構成により、入力端子１
０ａ乃至１０ｎに印加された入力信号のうち適当
な信号を選択するわずらわしい作業をオペレータ
から解放するので大変便利である。この実施例で
は、加算器１４は２入力信号の和を求めるよう動
作するが、用途に応じて２以上の複数入力信号の
加算出力となるよう構成できること勿論である。
に印加したスイツチ制御端子はスイツチング制御
回路１２を制御して複数の入力信号のうちの１つ
を選択して差動増幅器１８に印加する。加算器１
４は入力端子１０ａ又は１０ｂのいずれかに入力
信号が印加されている限り、出力端子５２に接続
されるトリガ素子のトリガに使用する。加算器１
４を使用するトリガ回路構成により、入力端子１
０ａ乃至１０ｎに印加された入力信号のうち適当
な信号を選択するわずらわしい作業をオペレータ
から解放するので大変便利である。この実施例で
は、加算器１４は２入力信号の和を求めるよう動
作するが、用途に応じて２以上の複数入力信号の
加算出力となるよう構成できること勿論である。
スイツチング回路１２により選択されたトリガ
入力信号は比較器１８によりトリガレベル・ポテ
ンシヨメータ２０からの制御可能なトリガレベル
と比較され、プツシユプル出力信号（Vcm＋
AVin）と（Vcm−AVin）を得る。ここでVinと
Vcmは夫々入力トリガ信号と同相出力信号成分
を表わし、Ａは比較器即ち差動増幅器１８の差動
電圧利得を表わす。トリガレベル制御信号はマイ
クロプロセツサ（μp）又は類似デジタル手段か
らデジタル・アナログ変換器（DAC）を介して
デジタル的に印加される。次に、トリガレベルは
所望レベルにブログラム可能である。出力極性は
制御端子２２に印加する極性選択信号により反転
可能であること勿論である。ヒステリシス挿入回
路２４は先ずプツシユプル出力信号の平均値、即
ちVcmを求め、所望量DCレベル（ヒステリシス
レベル）を挿入して比較器２８と３０のヒステリ
シス制御を行なう。このヒステリシスレベルは端
子２６に印加するヒステリシス制御信号により制
御可能である。共通接続点３２のヒステリシス制
御された出力信号は比較器２８及び３０の基準レ
ベルとして使用され、夫々に入力（Vcm＋
AVin）をこの基準レベルと比較する。比較器２
８及び３０の出力はヒステリシスレベルの為に通
常は論理的に高（Hi）レベルにあるが、夫々の
入力信号レベルが基準レベルと交差即ち基準レベ
ル以下となるとき論理的に低（Lo）レベルとな
る。
入力信号は比較器１８によりトリガレベル・ポテ
ンシヨメータ２０からの制御可能なトリガレベル
と比較され、プツシユプル出力信号（Vcm＋
AVin）と（Vcm−AVin）を得る。ここでVinと
Vcmは夫々入力トリガ信号と同相出力信号成分
を表わし、Ａは比較器即ち差動増幅器１８の差動
電圧利得を表わす。トリガレベル制御信号はマイ
クロプロセツサ（μp）又は類似デジタル手段か
らデジタル・アナログ変換器（DAC）を介して
デジタル的に印加される。次に、トリガレベルは
所望レベルにブログラム可能である。出力極性は
制御端子２２に印加する極性選択信号により反転
可能であること勿論である。ヒステリシス挿入回
路２４は先ずプツシユプル出力信号の平均値、即
ちVcmを求め、所望量DCレベル（ヒステリシス
レベル）を挿入して比較器２８と３０のヒステリ
シス制御を行なう。このヒステリシスレベルは端
子２６に印加するヒステリシス制御信号により制
御可能である。共通接続点３２のヒステリシス制
御された出力信号は比較器２８及び３０の基準レ
ベルとして使用され、夫々に入力（Vcm＋
AVin）をこの基準レベルと比較する。比較器２
８及び３０の出力はヒステリシスレベルの為に通
常は論理的に高（Hi）レベルにあるが、夫々の
入力信号レベルが基準レベルと交差即ち基準レベ
ル以下となるとき論理的に低（Lo）レベルとな
る。
論理回路３４は従来のどんな設計であつてもよ
いが、この特定回路にあつては次のように動作す
る。NORゲート３６の出力はホールドオフ
（HO）信号とARM比較器２８の出力の１方又は
両方がHiのときLoである。NORゲート３８の出
力、即ち第1FF３９の出力はHiである。しかし、
HO期間の終了後（HO信号がLoとなる）ARM
比較器の出力がLoとなると、NORゲート３６は
Hi出力となり第1FF３９からLo出力を発生する。
他方、NORゲート４２即ち第2FF４５の出力は
最初Loであるが、第1FF３９のLo出力によりイ
ネーブル（即ちアーム）される。同様に、
GATE比較器３０の出力は通常Hiレベルである。
Loレベルへ負の過渡状態が生じると、NORゲー
ト４４の出力をHiとする（但し、前述した遅延
ゲートパルスが存するときは、これもLoであ
る）。NORゲート４４の正のエツジによりNOR
ゲート４６をLoにトリガして、既にアームされ
ているNORゲート４２をHiとすることにより出
力端子５２から正出力を発生する。
いが、この特定回路にあつては次のように動作す
る。NORゲート３６の出力はホールドオフ
（HO）信号とARM比較器２８の出力の１方又は
両方がHiのときLoである。NORゲート３８の出
力、即ち第1FF３９の出力はHiである。しかし、
HO期間の終了後（HO信号がLoとなる）ARM
比較器の出力がLoとなると、NORゲート３６は
Hi出力となり第1FF３９からLo出力を発生する。
他方、NORゲート４２即ち第2FF４５の出力は
最初Loであるが、第1FF３９のLo出力によりイ
ネーブル（即ちアーム）される。同様に、
GATE比較器３０の出力は通常Hiレベルである。
Loレベルへ負の過渡状態が生じると、NORゲー
ト４４の出力をHiとする（但し、前述した遅延
ゲートパルスが存するときは、これもLoであ
る）。NORゲート４４の正のエツジによりNOR
ゲート４６をLoにトリガして、既にアームされ
ているNORゲート４２をHiとすることにより出
力端子５２から正出力を発生する。
第３図は第２図のヒステリシス挿入回路と
ARM及びGATE比較器部の詳細回路図例を示
す。ヒステリシス挿入回路２４は差動増幅器１８
の両出力端子間に直列接続した１対の抵抗器５４
ａ−５４ｂと両抵抗器５４ａ−５４ｂの接続点３
２に接続した電流源５６により構成されるを可と
する。両抵抗器５４ａ−５４ｂは互に等しい抵抗
値Ｒを有し、電流源５６を無視すると接続点３２
には同相信号成分Vcmのみが現われることに注
意されたい。ARM及びGATE（又はTRIGGER）
比較器２８及び３０の反転入力に印加した基準レ
ベルは、従つて同相信号成分Vcmによつてフロ
ーテイングしており、両比較器は各々のトリガ入
力信号成分±AVinのみに応答することになる。
このことは、両比較器２８，３０が時間及び温度
変化、ノイズ及び電源変動に対して不感であり、
差動増幅器１８として任意の従来設計のものが使
用できることを意味する。差動増幅器１８の同相
信号除去比（CMRR）はこのトリガ回路、特に
比較回路に対して無視できることとなる。
ARM及びGATE比較器部の詳細回路図例を示
す。ヒステリシス挿入回路２４は差動増幅器１８
の両出力端子間に直列接続した１対の抵抗器５４
ａ−５４ｂと両抵抗器５４ａ−５４ｂの接続点３
２に接続した電流源５６により構成されるを可と
する。両抵抗器５４ａ−５４ｂは互に等しい抵抗
値Ｒを有し、電流源５６を無視すると接続点３２
には同相信号成分Vcmのみが現われることに注
意されたい。ARM及びGATE（又はTRIGGER）
比較器２８及び３０の反転入力に印加した基準レ
ベルは、従つて同相信号成分Vcmによつてフロ
ーテイングしており、両比較器は各々のトリガ入
力信号成分±AVinのみに応答することになる。
このことは、両比較器２８，３０が時間及び温度
変化、ノイズ及び電源変動に対して不感であり、
差動増幅器１８として任意の従来設計のものが使
用できることを意味する。差動増幅器１８の同相
信号除去比（CMRR）はこのトリガ回路、特に
比較回路に対して無視できることとなる。
次に、電流源５６の作用につき説明する。電流
源５６の大きさが2Iであり、２等分されてＩとな
つて夫々抵抗器５４ａ，５４ｂに流れると仮定す
る。電流Ｉは抵抗器５４ａ，５４ｂに夫々電圧降
下IRを生じる。比較器２８，３０の反転入力に
印加される基準レベルは（Vcm−IR）となる。
換言すると、比較器２８と３０の非反転入力電圧
は通常、その反転入力電圧より無信号状態下で且
つトリガレベル制御器２０（第２図参照）を中心
の０ボルト位置とするとき、固定量IRだけ高い
こととなる。このヒステリシス制御はトリガ感度
を定め且つノイズを含むトリガ信号によるジツタ
を避けるのに特に有効である。
源５６の大きさが2Iであり、２等分されてＩとな
つて夫々抵抗器５４ａ，５４ｂに流れると仮定す
る。電流Ｉは抵抗器５４ａ，５４ｂに夫々電圧降
下IRを生じる。比較器２８，３０の反転入力に
印加される基準レベルは（Vcm−IR）となる。
換言すると、比較器２８と３０の非反転入力電圧
は通常、その反転入力電圧より無信号状態下で且
つトリガレベル制御器２０（第２図参照）を中心
の０ボルト位置とするとき、固定量IRだけ高い
こととなる。このヒステリシス制御はトリガ感度
を定め且つノイズを含むトリガ信号によるジツタ
を避けるのに特に有効である。
第４図に回路動作説明用波形図を示す。波形Ａ
は入力トリガ信号Vinの例であつて、差動増幅器
１８によりプツシユプル出力信号AVin（第４図
Ｂ波形）と−AVin（第４図Ｃ波形）に増幅且つ
変換される。ARM比較器２８は出力信号−
AVinがヒステリシスレベルHLと交差する時点t0
でHiからLoレベルへの変化を生じ、時点t1でLo
からHiレベル変化を生じる（第４図Ｄ波形参
照）。同様に、GATE比較器３０は時点t2でHiか
らLoレベル変化を生じ、時点t3でHiレベルへ戻
る（第４図Ｅ波形参照）。
は入力トリガ信号Vinの例であつて、差動増幅器
１８によりプツシユプル出力信号AVin（第４図
Ｂ波形）と−AVin（第４図Ｃ波形）に増幅且つ
変換される。ARM比較器２８は出力信号−
AVinがヒステリシスレベルHLと交差する時点t0
でHiからLoレベルへの変化を生じ、時点t1でLo
からHiレベル変化を生じる（第４図Ｄ波形参
照）。同様に、GATE比較器３０は時点t2でHiか
らLoレベル変化を生じ、時点t3でHiレベルへ戻
る（第４図Ｅ波形参照）。
第２図のFF３９がトリガされ第2FF４５をア
ームする時点はt0であり、第2FF４５が最終的に
トリガされ高出力パルスを出力端子５２から発生
する時点はt2である。第４図から明らかな如く、
本実施例では第2FF４５がアーミングされてから
最終的にトリガされる迄の期間は（t0−t2）であ
つて、入力トリガ信号の約半サイクルの十分長い
期間である。これは、トリガ素子が最少ジツタ及
び遅延により安定的にトリガされることを意味す
る。
ームする時点はt0であり、第2FF４５が最終的に
トリガされ高出力パルスを出力端子５２から発生
する時点はt2である。第４図から明らかな如く、
本実施例では第2FF４５がアーミングされてから
最終的にトリガされる迄の期間は（t0−t2）であ
つて、入力トリガ信号の約半サイクルの十分長い
期間である。これは、トリガ素子が最少ジツタ及
び遅延により安定的にトリガされることを意味す
る。
第２図の加算器１４は入力端子１０ａ及び１０
ｂのいずれか一方に出力信号が印加され、どちら
に印加されているか不明のときに、このトリガ信
号でトリガする場合に特に有効である。勿論この
加算器１４は垂直及び水平同期パルスを夫々端子
１０ａ，１０ｂに印加して、トリガ回路を合成同
期信号により同期（トリガ）する場合にも特に有
効である。
ｂのいずれか一方に出力信号が印加され、どちら
に印加されているか不明のときに、このトリガ信
号でトリガする場合に特に有効である。勿論この
加算器１４は垂直及び水平同期パルスを夫々端子
１０ａ，１０ｂに印加して、トリガ回路を合成同
期信号により同期（トリガ）する場合にも特に有
効である。
尚、上述の説明は本発明の好適一実施例に基づ
き行つたものであるが、本発明はこれら実施例の
みに限定するものではない。当業者は、本発明の
要旨を逸脱することなく、特定の用途に応じて種
種の変更変形が可能であることが理解できよう。
き行つたものであるが、本発明はこれら実施例の
みに限定するものではない。当業者は、本発明の
要旨を逸脱することなく、特定の用途に応じて種
種の変更変形が可能であることが理解できよう。
発明の作用効果
本発明のトリガ回路は、プツシユプル出力信号
を第１及び第２比較器の一方の入力端子に入力
し、プツシユプル出力信号の同相成分に所定レベ
ル電圧を合成してヒステリシス・レベル電圧を発
生し、各比較器の他方の入力端子に供給している
ので、ノイズ、温度変化及び電源電圧の変動等の
不要な同相成分の変動を比較器の入力端子におい
て打ち消すことができ、トリガを安定させること
ができる。また、合成する所定レベル電圧を適当
に選択してヒステリシス・レベル電圧をシフト
し、トリガ感度を調整できる。
を第１及び第２比較器の一方の入力端子に入力
し、プツシユプル出力信号の同相成分に所定レベ
ル電圧を合成してヒステリシス・レベル電圧を発
生し、各比較器の他方の入力端子に供給している
ので、ノイズ、温度変化及び電源電圧の変動等の
不要な同相成分の変動を比較器の入力端子におい
て打ち消すことができ、トリガを安定させること
ができる。また、合成する所定レベル電圧を適当
に選択してヒステリシス・レベル電圧をシフト
し、トリガ感度を調整できる。
第１図は従来のARM−GATE型トリガ回路の
例を示す接続図、第２図は本発明の好適実施例に
よるトリガ回路のブロツク図、第３図は本発明に
使用するヒステリシス挿入回路及び付随回路の一
例の接続図、第４図は本発明の動作説明用波形図
を示す。 １８は差動増幅器、２４はヒステリシス回路、
２８は第１比較器、３０は第２比較器、３４は論
理回路である。
例を示す接続図、第２図は本発明の好適実施例に
よるトリガ回路のブロツク図、第３図は本発明に
使用するヒステリシス挿入回路及び付随回路の一
例の接続図、第４図は本発明の動作説明用波形図
を示す。 １８は差動増幅器、２４はヒステリシス回路、
２８は第１比較器、３０は第２比較器、３４は論
理回路である。
Claims (1)
- 【特許請求の範囲】 １ 入力信号が供給される差動増幅器と、 該差動増幅器のプツシユプル出力信号が一方の
入力端子に夫々供給される第１及び第２比較器
と、 上記差動増幅器の２つのプツシユプル出力信号
の同相信号成分に所定レベル電圧を合成したヒス
テリシス・レベル電圧を発生し、該ヒステリシ
ス・レベル電圧を上記１対の比較器の他方の入力
端子に、共通に供給するヒステリシス回路と、 上記差動増幅器の上記１対の比較器の一方の出
力信号に応じてアーミングされ、他方の出力信号
に応じてトリガ出力信号を発生する論理回路とを
具えることを特徴とするトリガ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/444,764 US4499386A (en) | 1982-11-26 | 1982-11-26 | Trigger circuit |
| US444764 | 2003-02-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132222A JPS59132222A (ja) | 1984-07-30 |
| JPH0354900B2 true JPH0354900B2 (ja) | 1991-08-21 |
Family
ID=23766255
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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