JPH0354916A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH0354916A JPH0354916A JP1191015A JP19101589A JPH0354916A JP H0354916 A JPH0354916 A JP H0354916A JP 1191015 A JP1191015 A JP 1191015A JP 19101589 A JP19101589 A JP 19101589A JP H0354916 A JPH0354916 A JP H0354916A
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- Japan
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- voltage
- pll circuit
- controlled oscillator
- frequency
- oscillation frequency
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- Pending
Links
- 230000010355 oscillation Effects 0.000 claims description 26
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000005856 abnormality Effects 0.000 description 3
- 230000002159 abnormal effect Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、Ｐ Ｌ Ｌ （Ｐｈａｓｅ Ｌｏｃｋｅｄ
Ｌｏｏｐ）回路に関する。より詳細には、電圧制御発振
器（ＶＣＯ）を用いたＰＬＬ回路において、基準発振器
などに障害が発生しても、そのＰＬＬ回路を使用するシ
ステムに致命的な影響を及ぼさないような、新規なＰＬ
Ｌ回路の構成に関する。
Ｌｏｏｐ）回路に関する。より詳細には、電圧制御発振
器（ＶＣＯ）を用いたＰＬＬ回路において、基準発振器
などに障害が発生しても、そのＰＬＬ回路を使用するシ
ステムに致命的な影響を及ぼさないような、新規なＰＬ
Ｌ回路の構成に関する。
従来の技術
第３図は、一般的なＰＬＬ回路の基本的な構成を示すブ
ロック図である。
ロック図である。
第１図に示すように、ＰＬＬ回路は、ループ状に接続さ
れた位相比較器３１，ローパスフィルタ（以下、ＬＰＦ
と記載する）３２、増幅器３３、電圧制御発振器（以下
、ｖＣ○と記載する）３４および分周回路３５と、位相
比較器３ｌに基準周波数を供給する基準発振器３６とか
ら構成されている。
れた位相比較器３１，ローパスフィルタ（以下、ＬＰＦ
と記載する）３２、増幅器３３、電圧制御発振器（以下
、ｖＣ○と記載する）３４および分周回路３５と、位相
比較器３ｌに基準周波数を供給する基準発振器３６とか
ら構成されている。
以上のように構成されたＰＬＬ回路では、ＶＣ○３４の
出力の出力する周波数ｆは、分周回路３５によりＮ分周
された後、位相比較器３１において基準発振器３６の出
力する基準周波数ｆ ｏ ／ Ｎと位相比較され、その
出力位相差をＬＰＦ３２を通すことにより直流化して再
びＶ Ｃ ０３４に印加する。従って、起動時の所定の
期間を除いて、ＶＣ○３４からは、基準周波数ｒ０のＮ
倍の周波数を有する、基準周波数ｆ０に同期した発振信
号が常に出力される。
出力の出力する周波数ｆは、分周回路３５によりＮ分周
された後、位相比較器３１において基準発振器３６の出
力する基準周波数ｆ ｏ ／ Ｎと位相比較され、その
出力位相差をＬＰＦ３２を通すことにより直流化して再
びＶ Ｃ ０３４に印加する。従って、起動時の所定の
期間を除いて、ＶＣ○３４からは、基準周波数ｒ０のＮ
倍の周波数を有する、基準周波数ｆ０に同期した発振信
号が常に出力される。
このように、ＰＬＬ回路は、所定の周波数の信号を安定
して出力する回路として、変／復調器、クロック回路等
に広く利用されている。
して出力する回路として、変／復調器、クロック回路等
に広く利用されている。
発明が解決しようとする課題
上述のように、ＰＬＬ回路では、基準発振器３６の発生
する基準周波数ｒ。と、ＶＣ○３４の発生する周波数ｒ
のｆ／Ｎとを比較して、両者の周波数および位相が異な
っている場合はそれらが一致するように動作する。とこ
ろが、両者の周波数の差があまりに大きい場合、このよ
うな動作を有効に行うことができなくなってしまう。そ
こで、ＰＬＬ回路が有効な帰還制御を実行して、出力の
周波数並びに位相を所定の値に維持できる範囲をキャプ
チャレンジと呼んでいる。
する基準周波数ｒ。と、ＶＣ○３４の発生する周波数ｒ
のｆ／Ｎとを比較して、両者の周波数および位相が異な
っている場合はそれらが一致するように動作する。とこ
ろが、両者の周波数の差があまりに大きい場合、このよ
うな動作を有効に行うことができなくなってしまう。そ
こで、ＰＬＬ回路が有効な帰還制御を実行して、出力の
周波数並びに位相を所定の値に維持できる範囲をキャプ
チャレンジと呼んでいる。
例えば、故障などが原因で、基準となる発振信号ｆ０が
ＶＣ○に人力しなかったり、周波数ｆ０がキャプチャレ
ンジからはずれた場合、ＰＬＬ回路は自走発振（無入力
時）状態になったり、ロックインせずにＶＣ○がＮｘ
ｆ０から大きくはずれた発振状態となったりする。また
、自走発振の場合も、ＶＣ○発振周波数がＮＸ ｆ０か
ら大きくはずれる可能性がある。
ＶＣ○に人力しなかったり、周波数ｆ０がキャプチャレ
ンジからはずれた場合、ＰＬＬ回路は自走発振（無入力
時）状態になったり、ロックインせずにＶＣ○がＮｘ
ｆ０から大きくはずれた発振状態となったりする。また
、自走発振の場合も、ＶＣ○発振周波数がＮＸ ｆ０か
ら大きくはずれる可能性がある。
このような場合、例えば、そのＰＬＬ出力をあるシステ
ムの基準クロックとして用いている場合は、ＰＬＬ回路
の発振周波数が極端に変化するとシステムの動作が停止
してしまうこともある。
ムの基準クロックとして用いている場合は、ＰＬＬ回路
の発振周波数が極端に変化するとシステムの動作が停止
してしまうこともある。
そこで、本発明は、上記従来技術の問題点を解決し、基
準発振器などに障害が発生しても、そのＰＬＬ回路を使
用したシステムに致命的な影響を及ぼさないような、新
規なＰＬＬ回路を提供することをその目的としている。
準発振器などに障害が発生しても、そのＰＬＬ回路を使
用したシステムに致命的な影響を及ぼさないような、新
規なＰＬＬ回路を提供することをその目的としている。
課題を解決するための手段
即ち、本発明に従うと、基準周波数の供給を一方の入力
に受ける位相比較器と、ローパスフィルタと、該位相比
較器の出力を受ける電圧制御発振器と、該電圧制御発振
器の出力を受けて該位相比較器の他方の入力に出力を接
続された分周回路とを含むＰＬＬ回路において、該電圧
制御発振器の発振周波数制御端子に印加される電圧が、
所定の範囲から逸脱しないように制御する手段を備える
ことを特徴とするＰＬＬ回路が提供される。
に受ける位相比較器と、ローパスフィルタと、該位相比
較器の出力を受ける電圧制御発振器と、該電圧制御発振
器の出力を受けて該位相比較器の他方の入力に出力を接
続された分周回路とを含むＰＬＬ回路において、該電圧
制御発振器の発振周波数制御端子に印加される電圧が、
所定の範囲から逸脱しないように制御する手段を備える
ことを特徴とするＰＬＬ回路が提供される。
作用
従来のＰＬＬ回路は、基準周波数の供給に異常があった
場合等に、発振周波数がキャプチャレンジをはずれた場
合の回路の動作についてはまったく配慮されていなかっ
た。
場合等に、発振周波数がキャプチャレンジをはずれた場
合の回路の動作についてはまったく配慮されていなかっ
た。
これに対して、本発明に係るＰＬＬ回路は、回路内の他
の要素の状態如何に関わらず、〜／Ｃ○の発振周波数制
御電圧が適切な範囲から逸脱しないように構威されてい
る。
の要素の状態如何に関わらず、〜／Ｃ○の発振周波数制
御電圧が適切な範囲から逸脱しないように構威されてい
る。
従って、何らかの異常な動作のために発振周波数がキャ
プチャレンジを外れた場合にも、ＶＣＯの発振周波数制
御電圧が所定の範囲内でしか変動しないので、ＰＬＬ回
路の発振周波数も極端に変動することがない。
プチャレンジを外れた場合にも、ＶＣＯの発振周波数制
御電圧が所定の範囲内でしか変動しないので、ＰＬＬ回
路の発振周波数も極端に変動することがない。
このような本発明に係るＰＬＬ回路を使用するならば、
基準発振器の異常等が発生しても、このＰＬＬ回路を使
用しているシステムに致命的な影響を与えることがなく
、より安全に動作するシステムを実現することができる
。
基準発振器の異常等が発生しても、このＰＬＬ回路を使
用しているシステムに致命的な影響を与えることがなく
、より安全に動作するシステムを実現することができる
。
以下に図面を参照して本発明をより具体的に説明するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例１
第１図は、本発明に係るＰＬＬ回路の構成例を示すブロ
ック図である。
ック図である。
第ｌ図に示すように、このＰＬＬ回路の、ループ回路自
体は、第３図に示した従来のＰＬＬ回路と同じものであ
る。即ち、ループ状に接続された位相比較器１１、ロー
パスフィルタ１２、増幅器、電圧制御発振器１４および
分周回路３５と、位相比較器１１に基準周波数を供給す
る基準発振器１６とから構成されている。更に、このＰ
ＬＬ回路では、ＶＣ○１４の発振周波数制御端子は、互
いに逆の極性で直列に接続されたｌ対のツエナーダイオ
ード１７ａおよび１７ｂを介して電圧源１８に接続され
ている。
体は、第３図に示した従来のＰＬＬ回路と同じものであ
る。即ち、ループ状に接続された位相比較器１１、ロー
パスフィルタ１２、増幅器、電圧制御発振器１４および
分周回路３５と、位相比較器１１に基準周波数を供給す
る基準発振器１６とから構成されている。更に、このＰ
ＬＬ回路では、ＶＣ○１４の発振周波数制御端子は、互
いに逆の極性で直列に接続されたｌ対のツエナーダイオ
ード１７ａおよび１７ｂを介して電圧源１８に接続され
ている。
ここで、ツエナーダイオード１７ａ ， １７ｂおよび
電圧源１８は、ＶＣ○１４の発振周波数制御端子の電圧
が、Ｖ０±ΔＶｃ （但し、Ｖ０ ；キャプチャレンジ
の中心周波数ｆ０に対応した電圧、Δｖｏ ：キャプチ
ャレンジ内での周波数量Δｆｃに対応したツェナーダイ
オードのツエナー電圧）となるように設定されている。
電圧源１８は、ＶＣ○１４の発振周波数制御端子の電圧
が、Ｖ０±ΔＶｃ （但し、Ｖ０ ；キャプチャレンジ
の中心周波数ｆ０に対応した電圧、Δｖｏ ：キャプチ
ャレンジ内での周波数量Δｆｃに対応したツェナーダイ
オードのツエナー電圧）となるように設定されている。
即ち、ＶＣ○発振周波数制御電圧ＶとＶＣＯ発振周波数
ｒとの関係は、下記の第１表に示す通りである。
ｒとの関係は、下記の第１表に示す通りである。
第１表
従って、上述のように構成された本発明に係るＰＬＬ回
路では、ＶＣ○１４の発振周波数がｆ。±Δｆｃの範囲
からはずれることがない。
路では、ＶＣ○１４の発振周波数がｆ。±Δｆｃの範囲
からはずれることがない。
実施例２
第２図は、本発明に係るＰＬＬ回路の他の構成例を示す
ブッロク図である。
ブッロク図である。
第２図に示すように、この回路は、第３図に示した一般
的なＰＬＬ回路の増幅器２３とＶＣ○２４との間に、Ｖ
Ｃ○２４に印加する電圧を制御するリミッタ増幅器２９
を設けている。従って、このＰＬＬ回路においては、位
相比較器２１、ローパスフィルタ２２、増幅器２３、リ
ミッタ増幅器２９、Ｖ Ｃ ０２４および分周回路２５
によってループが形或され、更に、位相比較器２１に対
して基準周波数を供給する基準発振器２６が備えられて
いる。
的なＰＬＬ回路の増幅器２３とＶＣ○２４との間に、Ｖ
Ｃ○２４に印加する電圧を制御するリミッタ増幅器２９
を設けている。従って、このＰＬＬ回路においては、位
相比較器２１、ローパスフィルタ２２、増幅器２３、リ
ミッタ増幅器２９、Ｖ Ｃ ０２４および分周回路２５
によってループが形或され、更に、位相比較器２１に対
して基準周波数を供給する基準発振器２６が備えられて
いる。
このＰＬＬ回路においては、他の構成要素の状態如何に
関わらず、ＶＣＯ２４には、リミッタ増幅器２９の出力
するＶ０±ΔＶｃの範囲の電圧しか印加されず、基準発
振器から位相比較器に供給される基準周波数に異常があ
っても、ＶＣ○２４が極端にずれた周波数で発振するこ
とがない。
関わらず、ＶＣＯ２４には、リミッタ増幅器２９の出力
するＶ０±ΔＶｃの範囲の電圧しか印加されず、基準発
振器から位相比較器に供給される基準周波数に異常があ
っても、ＶＣ○２４が極端にずれた周波数で発振するこ
とがない。
従って、ＰＬＬ回路から出力される周波数も、所定のｆ
。±Δｆ．：の範囲内であり、このＰＬＬ回路を使用し
ているシステムに致命的な影響を与えることがない。
。±Δｆ．：の範囲内であり、このＰＬＬ回路を使用し
ているシステムに致命的な影響を与えることがない。
発明の効果
以上説明したように、本発明に係るＰＬＬ回路は、所定
の範囲の周波数、例えば、ＰＬＬキャプチャレンジ外の
発振周波数とならないように、ＶＣ○の発振周波数制御
電圧を制御している。そのため、何らかの原因で、基準
発振の供給が停止したり大きく周波数がずれた場合でも
、ｖＣＯの発振周波数が極端に変動することがなく、出
力する周波数も所定の範囲内に止まる。
の範囲の周波数、例えば、ＰＬＬキャプチャレンジ外の
発振周波数とならないように、ＶＣ○の発振周波数制御
電圧を制御している。そのため、何らかの原因で、基準
発振の供給が停止したり大きく周波数がずれた場合でも
、ｖＣＯの発振周波数が極端に変動することがなく、出
力する周波数も所定の範囲内に止まる。
従って、このＰＬＬ回路の出力を利用している他の回路
が、例えば動作を停止する等の致命的な影響を受けるこ
とはなく、システムの基準クロックの発生回路等に極め
て有利に使用することができる。
が、例えば動作を停止する等の致命的な影響を受けるこ
とはなく、システムの基準クロックの発生回路等に極め
て有利に使用することができる。
第１図は、本発明に係るＰＬＬ回路の構成例を示すブロ
ック図であり、 第２図は、本発明に係るＰＬＬ回路の他の構成例を示す
ブロック図であり、 第３図は、従来のＰＬＬ回路の基本的な構成を示すブロ
ック図である。 〔主な参照番号〕 １１、２１、３１・・・ １２、２２、３２・・・ １３、２３、３３・・・ ■４、２４、３４・・・ １５、２５、３５・・・ １６、２６、３６・・・ １７ａ１１７ｂ・・・ １８・・・電圧源、 位相比較器、 ローパスフィルタ、 増幅器、 電圧制御発振器 分周回路、 基準発振器、 ツエナーダイオード、 ２９・・・リミッタ増幅器
ック図であり、 第２図は、本発明に係るＰＬＬ回路の他の構成例を示す
ブロック図であり、 第３図は、従来のＰＬＬ回路の基本的な構成を示すブロ
ック図である。 〔主な参照番号〕 １１、２１、３１・・・ １２、２２、３２・・・ １３、２３、３３・・・ ■４、２４、３４・・・ １５、２５、３５・・・ １６、２６、３６・・・ １７ａ１１７ｂ・・・ １８・・・電圧源、 位相比較器、 ローパスフィルタ、 増幅器、 電圧制御発振器 分周回路、 基準発振器、 ツエナーダイオード、 ２９・・・リミッタ増幅器
Claims (4)
- （１）基準周波数の供給を一方の入力に受ける位相比較
器と、ローパスフィルタと、該位相比較器の出力を受け
る電圧制御発振器と、該電圧制御発振器の出力を受けて
該位相比較器の他方の入力に出力を接続された分周回路
とを含むＰＬＬ回路において、 該電圧制御発振器の発振周波数制御端子に印加される電
圧が、所定の範囲から逸脱しないように制御する手段を
備えることを特徴とするＰＬＬ回路。 - （２）前記ＰＬＬ回路の発振周波数が該回路のキャプチ
ャレンジ内となるように、該電圧制御発振器に印加され
る電圧が制御されていることを特徴とする請求項１に記
載のＰＬＬ回路。 - （３）前記電圧制御手段が、前記電圧制御発振器の前記
発振周波数制御端子に、互いに逆向きに並列接続された
１対のツェナーダイオードを介して接続された直流電圧
源により構成されていることを特徴とする請求項１また
は請求項２に記載のＰＬＬ回路。 - （４）前記電圧制御手段が、前記ローパスフィルタから
出力される電圧信号を受けて、出力が前記電圧制御発振
器の前記発振周波数制御端子に接続されたリミッタによ
り構成されていることを特徴とする請求項１または請求
項２に記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191015A JPH0354916A (ja) | 1989-07-24 | 1989-07-24 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1191015A JPH0354916A (ja) | 1989-07-24 | 1989-07-24 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354916A true JPH0354916A (ja) | 1991-03-08 |
Family
ID=16267462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1191015A Pending JPH0354916A (ja) | 1989-07-24 | 1989-07-24 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354916A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262661A (ja) * | 1985-09-12 | 1987-03-19 | Matsushita Electric Ind Co Ltd | 画像信号処理装置 |
-
1989
- 1989-07-24 JP JP1191015A patent/JPH0354916A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6262661A (ja) * | 1985-09-12 | 1987-03-19 | Matsushita Electric Ind Co Ltd | 画像信号処理装置 |
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