JPS6054523A - フエ−ズロツクル−プ回路 - Google Patents
フエ−ズロツクル−プ回路Info
- Publication number
- JPS6054523A JPS6054523A JP58162838A JP16283883A JPS6054523A JP S6054523 A JPS6054523 A JP S6054523A JP 58162838 A JP58162838 A JP 58162838A JP 16283883 A JP16283883 A JP 16283883A JP S6054523 A JPS6054523 A JP S6054523A
- Authority
- JP
- Japan
- Prior art keywords
- range
- voltage
- voltage control
- control oscillator
- frequency
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
- H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、フェーズロックループ（以下Ｐ ＬＬと記
す）回路の改良に関するものである。
す）回路の改良に関するものである。
従来のＰＬＬ回路の基本的な構成を第１図を用いて説明
する。第１図において、■はＰＬＬ回路の基準となる信
号を発生する基準側回路、２は位相検波器、３は低域ろ
波器、４は電圧制御発振器、５は電圧制御発振器４の出
力信号を入力として動作する応用側回路である。
する。第１図において、■はＰＬＬ回路の基準となる信
号を発生する基準側回路、２は位相検波器、３は低域ろ
波器、４は電圧制御発振器、５は電圧制御発振器４の出
力信号を入力として動作する応用側回路である。
次に動作について説明する。基準側回路ｌは、ＰＬＬ回
路の基準となる信号を発生し、位相検波器２は、この信
号と電圧制御発振器４の出力信号を位相比較して誤差信
号を出す。この誤差信号は、低域ろ波器３を通過して、
電圧制御発振器５の制御入力に入り、該発振器５の発振
周波数を制御する。位相検波器２．低域ろ波器３．電圧
制御発振器４によるループにより、基準側回路１が発生
する信号と応用側回路５に入力される信号の周波数と位
相は、ある関係に保たれる。
路の基準となる信号を発生し、位相検波器２は、この信
号と電圧制御発振器４の出力信号を位相比較して誤差信
号を出す。この誤差信号は、低域ろ波器３を通過して、
電圧制御発振器５の制御入力に入り、該発振器５の発振
周波数を制御する。位相検波器２．低域ろ波器３．電圧
制御発振器４によるループにより、基準側回路１が発生
する信号と応用側回路５に入力される信号の周波数と位
相は、ある関係に保たれる。
従来のこのＰＬＬ回路では、基準側回路ｌが何らかの原
因によって、異常な出力信号を発生ずると、電圧制御発
振器４の出力信号は、応用側回路５にとって不適当な周
波数になり、応用側回路５／ の動作に何らかの障害を与える可能性があった。
因によって、異常な出力信号を発生ずると、電圧制御発
振器４の出力信号は、応用側回路５にとって不適当な周
波数になり、応用側回路５／ の動作に何らかの障害を与える可能性があった。
この発明はかかる欠点を解消する為になされたもので、
電圧制御発振器の前段に、振幅制限器を備えることによ
り、応用側回路の許容できる周波数範囲に、電圧制御発
振器の出力信号を制限するようにしたＰＬＬ回路を折供
することを目的としている。
電圧制御発振器の前段に、振幅制限器を備えることによ
り、応用側回路の許容できる周波数範囲に、電圧制御発
振器の出力信号を制限するようにしたＰＬＬ回路を折供
することを目的としている。
以下、第２図を用いて、この発明の一実施例を説明する
。第２図において、１はＰ Ｌ Ｌ回路の基準となる信
号を発生する基準側回路、２は位相検波器、３は低域ろ
波器、４は電圧制御発振器、５は電圧制御発振器４の出
力信号を入力として動作。
。第２図において、１はＰ Ｌ Ｌ回路の基準となる信
号を発生する基準側回路、２は位相検波器、３は低域ろ
波器、４は電圧制御発振器、５は電圧制御発振器４の出
力信号を入力として動作。
する応用側回路、６は振幅制限器である。
一般的に、電圧制御発振器４の周波数可変範囲に比較し
て、応用側回路５の許容できる入力信号の周波数の範囲
は狭く、基準側回路１の出力信号の周波数は正常な状態
においてはある範囲に限られていて、位相を合わせる為
に使用される電圧制御発振器４の制御入力の電圧範囲は
、電圧制御発振器４に゛入力可能な電圧範囲の一部分Ｇ
こすぎなｌ、Ｍ。
て、応用側回路５の許容できる入力信号の周波数の範囲
は狭く、基準側回路１の出力信号の周波数は正常な状態
においてはある範囲に限られていて、位相を合わせる為
に使用される電圧制御発振器４の制御入力の電圧範囲は
、電圧制御発振器４に゛入力可能な電圧範囲の一部分Ｇ
こすぎなｌ、Ｍ。
従ってこのことを利用して、低域ろ波器３とｆｆｔ Ｂ
Ｅ制御発振器４との間に、振幅制限器６を入れ、電圧制
御発振器４の入力電圧範囲を制限することＧこより、応
用側回路５が許容できる入力信号の周波数範囲内に、電
圧制御発振器４の出力信列の周波数を制限することがで
きる。一方、正常な状態においては振幅制限器６は振幅
制限動作を行わなし）ので、ＰＬＬ回路の動作に影響を
与えなし）。
Ｅ制御発振器４との間に、振幅制限器６を入れ、電圧制
御発振器４の入力電圧範囲を制限することＧこより、応
用側回路５が許容できる入力信号の周波数範囲内に、電
圧制御発振器４の出力信列の周波数を制限することがで
きる。一方、正常な状態においては振幅制限器６は振幅
制限動作を行わなし）ので、ＰＬＬ回路の動作に影響を
与えなし）。
第３図は本発明のより具体的な実施例を示し、第３図に
おいて、１〜６は第２図と同しものを示し、Ｖｃｃｌ’
、Ｖｃｃ２は高圧、低圧側の電源、７し才基準電圧源、
８はＮＰＮ Ｉ・ランジスタ、９（まＰＮＰトランジス
タであり、基準電圧源７とＮ Ｐ Ｎ Ｉ−ランジスタ
８とＰＮＰ トランジスタ９とで半導体集積回路よりな
る振幅制限器６を構成してし）る。
おいて、１〜６は第２図と同しものを示し、Ｖｃｃｌ’
、Ｖｃｃ２は高圧、低圧側の電源、７し才基準電圧源、
８はＮＰＮ Ｉ・ランジスタ、９（まＰＮＰトランジス
タであり、基準電圧源７とＮ Ｐ Ｎ Ｉ−ランジスタ
８とＰＮＰ トランジスタ９とで半導体集積回路よりな
る振幅制限器６を構成してし）る。
第３図の基本的な動作は第２図と同様であるが、第３図
の実施例の特徴は、半導体集積回路よりなるＮＰＮ）ラ
ンジスタとＰＮＰＩ−ランシスタノ相禎形の回路により
、振幅レベルを、基′ｖ′電圧源７の出力電圧から±Ｖ
ｂｅ（ベース・エミッタ間電圧）の範囲内に振幅制限し
ていて、簡単な回路で振幅制限を実現できることにある
。
の実施例の特徴は、半導体集積回路よりなるＮＰＮ）ラ
ンジスタとＰＮＰＩ−ランシスタノ相禎形の回路により
、振幅レベルを、基′ｖ′電圧源７の出力電圧から±Ｖ
ｂｅ（ベース・エミッタ間電圧）の範囲内に振幅制限し
ていて、簡単な回路で振幅制限を実現できることにある
。
なお以上は基本的なＰ、ＬＬ回路を例にとって説明した
が、本発明は種々のＰＬＬ回路に適用できることは言う
までもない。
が、本発明は種々のＰＬＬ回路に適用できることは言う
までもない。
以上のようにこの発明によれば、ＰＬＬ回路の電圧制御
発振器の前段に振幅制限器を備えたので、正常な状態で
の動作に影響を与えることなく、ＰＬＬ回路に異常な入
力があった場合にも、Ｐ Ｌ Ｌ回路の出力信号を、該
出力信号を使用する応用側回路の許容できる周波数範囲
内に制限でき、回路の性能及び信頼性の向上に有効であ
る。
発振器の前段に振幅制限器を備えたので、正常な状態で
の動作に影響を与えることなく、ＰＬＬ回路に異常な入
力があった場合にも、Ｐ Ｌ Ｌ回路の出力信号を、該
出力信号を使用する応用側回路の許容できる周波数範囲
内に制限でき、回路の性能及び信頼性の向上に有効であ
る。
第１図は従来の基本的なＰＬＬ回路を示すブロック図、
第２図はこの発明の一実施例によるＰＬ工、回路のブロ
ック図、第３図はこの発明のより具体的な実施例を示す
回路図である。 １はＰＬＬ回路の基準となる信号を発生する基準側回路
、２は位相検波器、３は低域ろ波器、４は電圧制御発振
器、５は電圧Ｗｉｌ制御発１辰」器の出カ信号を使用す
る応用側回路、６ζま１辰ＩＩ’畠ｉｌｒ’ｌ ＩＱｔ
著３．７番よ基準電圧源、８はＮＰＮ ｌ−ランジスタ
、９番よＰＮＰトランジスタである。 なお図中同一符号は同−又しよ卑口当ｕｌ〜分を示す。 代理人 大 岩 増 雄
第２図はこの発明の一実施例によるＰＬ工、回路のブロ
ック図、第３図はこの発明のより具体的な実施例を示す
回路図である。 １はＰＬＬ回路の基準となる信号を発生する基準側回路
、２は位相検波器、３は低域ろ波器、４は電圧制御発振
器、５は電圧Ｗｉｌ制御発１辰」器の出カ信号を使用す
る応用側回路、６ζま１辰ＩＩ’畠ｉｌｒ’ｌ ＩＱｔ
著３．７番よ基準電圧源、８はＮＰＮ ｌ−ランジスタ
、９番よＰＮＰトランジスタである。 なお図中同一符号は同−又しよ卑口当ｕｌ〜分を示す。 代理人 大 岩 増 雄
Claims (1)
- 【特許請求の範囲】 （１１基準となる信号と後述する電圧制御発振器の出力
とを位相比較する位相検波器と、この位相検波器の出力
に接続された低域ろ波器と、この低域ろ波器の出力を振
幅制限する振幅制限器と、この振幅制限器の出力を制御
入力とする電圧制御発振器とを備えたことを特徴とする
フェーズロックループ回路。 （２） 半導体集積回路により構成されていることを特
徴とする特許請求の範囲第１項記載のフェーズロックル
ープ回路。、 （３） 振幅制限器として、ＮＰＮ）ランジスクとＰＮ
Ｐ ）ランジスタとを有する相補形の回路を用いたこと
を特徴とする特許請求の範囲第２項記載のフェーズロッ
クループ回ｉ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162838A JPS6054523A (ja) | 1983-09-05 | 1983-09-05 | フエ−ズロツクル−プ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58162838A JPS6054523A (ja) | 1983-09-05 | 1983-09-05 | フエ−ズロツクル−プ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6054523A true JPS6054523A (ja) | 1985-03-29 |
Family
ID=15762202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58162838A Pending JPS6054523A (ja) | 1983-09-05 | 1983-09-05 | フエ−ズロツクル−プ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6054523A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230426U (ja) * | 1985-08-03 | 1987-02-24 | ||
| JPS63276370A (ja) * | 1987-05-07 | 1988-11-14 | Sony Corp | Ｐｌｌ回路 |
| JPH0221725A (ja) * | 1988-07-11 | 1990-01-24 | Nec Corp | 外部同期クロツクパルス発生回路 |
| JPH04108353U (ja) * | 1991-02-28 | 1992-09-18 | 株式会社富士通ゼネラル | 樹脂モールドモータ |
| JP2009515726A (ja) * | 2005-11-14 | 2009-04-16 | セダ エス．ピー．エイ． | 積重ね突出部及び同積重ね突出部を有する容器の製造装置 |
-
1983
- 1983-09-05 JP JP58162838A patent/JPS6054523A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6230426U (ja) * | 1985-08-03 | 1987-02-24 | ||
| JPS63276370A (ja) * | 1987-05-07 | 1988-11-14 | Sony Corp | Ｐｌｌ回路 |
| JPH0221725A (ja) * | 1988-07-11 | 1990-01-24 | Nec Corp | 外部同期クロツクパルス発生回路 |
| JPH04108353U (ja) * | 1991-02-28 | 1992-09-18 | 株式会社富士通ゼネラル | 樹脂モールドモータ |
| JP2009515726A (ja) * | 2005-11-14 | 2009-04-16 | セダ エス．ピー．エイ． | 積重ね突出部及び同積重ね突出部を有する容器の製造装置 |
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