JPH0354923Y2 - - Google Patents
Info
- Publication number
- JPH0354923Y2 JPH0354923Y2 JP11056485U JP11056485U JPH0354923Y2 JP H0354923 Y2 JPH0354923 Y2 JP H0354923Y2 JP 11056485 U JP11056485 U JP 11056485U JP 11056485 U JP11056485 U JP 11056485U JP H0354923 Y2 JPH0354923 Y2 JP H0354923Y2
- Authority
- JP
- Japan
- Prior art keywords
- home position
- interrupt
- position sensor
- carriage
- detection signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000001514 detection method Methods 0.000 claims description 24
- 230000005540 biological transmission Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
Landscapes
- Accessory Devices And Overall Control Thereof (AREA)
- Character Spaces And Line Spaces In Printers (AREA)
Description
【考案の詳細な説明】
(産業上の利用分野)
本考案は、プリンタやレコーダなどのキヤリジ
のホームポジシヨンを検出して所定の割込処理を
実行するキヤリジホームポジシヨン検出装置に関
するものであり、詳しくは、ホームポジシヨン検
出時におけるソフトウエアの無駄時間の削減に関
するものである。[Detailed description of the invention] (Field of industrial application) The present invention relates to a carriage home position detection device that detects the home position of a carriage such as a printer or recorder and executes a predetermined interrupt process. More specifically, it relates to reducing software waste time when detecting the home position.
(従来の技術)
例えば、記録ヘツドが搭載されたキヤリジを一
定方向に移動させながら記録を行うプリンタやレ
コーダでは、ホームポジシヨンセンサによりキヤ
リジがホームポジシヨンに到達したことを検出
し、その検出信号に従つてキヤリジの停止や基準
位置の演算などの所定の割込処理を実行するよう
に構成されている。(Prior Art) For example, in printers and recorders that record while moving a carriage equipped with a recording head in a fixed direction, a home position sensor detects that the carriage has reached the home position, and a detection signal is sent to the printer or recorder. The system is configured to execute predetermined interrupt processing such as stopping the carriage and calculating a reference position.
第3図は、このような従来の装置の一例を示す
構成説明図である。第3図において、1は例えば
記録ヘツドが搭載されたキヤリジであり、案内軸
2に沿つて一定の方向(例えば右および左の往復
方向)に移動される。3はキヤリジ1がホームポ
ジシヨン(例えば左端)に到達したことを検出す
るホームポジシヨンセンサであり、検出信号を割
込制御回路4に送出する。なお、このようなホー
ムポジシヨンセンサ3としては、例えば機械的な
スイツチや光学的なスイツチが用いられる。割込
制御回路4にはホームポジシヨンセンサ3の検出
信号を含む複数の割込信号が加えられている。こ
の割込制御回路4は、割込信号線5およびデータ
バス6を介して中央処理装置(以下CPUという)
7に接続されている。 FIG. 3 is a configuration explanatory diagram showing an example of such a conventional device. In FIG. 3, reference numeral 1 denotes a carriage on which a recording head is mounted, for example, and is moved along a guide shaft 2 in a fixed direction (for example, in a reciprocating direction to the right and left). A home position sensor 3 detects that the carriage 1 has reached the home position (for example, the left end), and sends a detection signal to the interrupt control circuit 4. Note that, as such a home position sensor 3, for example, a mechanical switch or an optical switch is used. A plurality of interrupt signals including a detection signal from the home position sensor 3 are applied to the interrupt control circuit 4 . This interrupt control circuit 4 is connected to a central processing unit (hereinafter referred to as CPU) via an interrupt signal line 5 and a data bus 6.
7 is connected.
このような構成において、CPU7は割込信号
線5を介して割込信号が加えられるとデータバス
6を介して加えられるデータから割込の要因を読
み取り、ホームポジシヨンセンサ3の検出信号に
よる割込の場合には前述のような所定の割込処理
を実行する。 In such a configuration, when an interrupt signal is applied via the interrupt signal line 5, the CPU 7 reads the cause of the interrupt from the data applied via the data bus 6, and determines the cause of the interrupt based on the detection signal of the home position sensor 3. In the case of an interrupt, the predetermined interrupt processing as described above is executed.
ところで、このような構成において、キヤリジ
1がホームポジシヨンに停止している状態で振動
が加わるとキヤリジ1が左右に振動し、ホームポ
ジシヨンセンサ3の検出信号が振動に同期してオ
ン・オフされることがある。すなわち、振動によ
つて不要な割込信号が連続的に発生することにな
る。 By the way, in such a configuration, if vibration is applied while the carriage 1 is stopped at the home position, the carriage 1 will vibrate left and right, and the detection signal of the home position sensor 3 will turn on and off in synchronization with the vibration. It may be done. In other words, unnecessary interrupt signals are continuously generated due to vibration.
そこで、従来、このような装置では、不要な割
込信号が加えられた場合にはCPU7が割込処理
の中でそれらの割込信号を無効として処理するよ
うに構成されていた。 Conventionally, such devices have been configured such that when unnecessary interrupt signals are added, the CPU 7 disables those interrupt signals during interrupt processing.
(考案が解決しようとする問題点)
しかし、このような構成によれば、割込信号が
連続的に発生すると割込信号を無効にするための
割込処理に相当の時間を要することになり、好ま
しくない。(Problem that the invention attempts to solve) However, with this configuration, if interrupt signals occur continuously, it will take a considerable amount of time to process the interrupts to invalidate the interrupt signals. , undesirable.
本考案は、このような点に着目したものであつ
て、その目的は、不要な割込信号がCPUに加え
られないようにしてソフトウエアの割込処理によ
り不要な割込信号を無効にするための処理時間を
削減できるキヤリジホームポジシヨン検出装置を
提供することにある。 The present invention focuses on this point, and its purpose is to prevent unnecessary interrupt signals from being applied to the CPU and to disable unnecessary interrupt signals through software interrupt processing. An object of the present invention is to provide a carriage home position detection device that can reduce processing time.
(問題点を解決するための手段)
このような目的を達成する本考案は、キヤリジ
がホームポジシヨンに到達することにより検出信
号を出力するホームポジシヨンセンサと、ホーム
ポジシヨンセンサの検出信号およびホームポジシ
ヨンセンサの検出信号の送出を任意の時間マスク
するマスク信号が加えられるアンドゲートと、ア
ンドゲートから送出されるホームポジシヨンセン
サの検出信号に従つて所定の割込処理を実行する
割込処理回路とで構成されたことを特徴とする。(Means for Solving the Problems) The present invention that achieves the above purpose includes a home position sensor that outputs a detection signal when the carriage reaches the home position, and a home position sensor that outputs a detection signal when the carriage reaches the home position. An AND gate to which a mask signal is added to mask the transmission of the detection signal of the home position sensor for an arbitrary period of time, and an interrupt to execute a predetermined interrupt process according to the detection signal of the home position sensor sent from the AND gate. It is characterized by being configured with a processing circuit.
(実施例)
以下、図面を用いて本考案の実施例を詳細に説
明する。(Example) Hereinafter, an example of the present invention will be described in detail using the drawings.
第1図は本考案の一実施例を示す構成説明図で
あり、第3図と同一部分には同一符号を付けてい
る。第1図において、8はアンドゲートであり、
一方の入力端子にはホームポジシヨンセンサ3の
検出信号が加えられ、他方の入力端子にはCPU
7からホームポジシヨンセンサ3の検出信号の送
出を任意の時間マスクするマスク信号が加えられ
ている。 FIG. 1 is a configuration explanatory diagram showing one embodiment of the present invention, and the same parts as in FIG. 3 are given the same reference numerals. In Figure 1, 8 is an AND gate,
The detection signal of the home position sensor 3 is applied to one input terminal, and the CPU
A mask signal is added from 7 to mask the output of the detection signal from the home position sensor 3 for an arbitrary period of time.
第2図は、第1図の具体的な構成例を示す構成
説明図である。ホームポジシヨンセンサ3の検出
信号は入力ポート9を介してデータバス6に加え
られ、マスク信号は出力ポート10を介してデー
タバス6からアントゲート8に加えられている。
ここで、入力ポート9としては例えば3ステート
型のものを用い、出力ポート10としては例えば
ラツチ型のものを用いる。なお、これら入力ポー
ト9および出力ポート10には、CPU7からそ
れぞれ制御信号が加えられている。 FIG. 2 is a configuration explanatory diagram showing a specific example of the configuration shown in FIG. 1. The detection signal of the home position sensor 3 is applied to the data bus 6 via the input port 9, and the mask signal is applied from the data bus 6 to the ant gate 8 via the output port 10.
Here, as the input port 9, for example, a three-state type is used, and as the output port 10, for example, a latch type is used. Note that control signals are applied to these input port 9 and output port 10 from the CPU 7, respectively.
このように構成された装置の動作について説明
する。 The operation of the device configured in this way will be explained.
キヤリジ1が左端に移動すると、ホームポジシ
ヨンセンサ3からホームポジシヨン検出信号が出
力される。このホームポジシヨンセンサ3の検出
信号はアンドゲート8および割込制御回路4を介
してCPU7に加えられる。そして、CPU7は割
込処理によりデータバス6を用いて割込制御回路
4から割込の要因がホームポジシヨンセンサ3か
らのものであることを読み出し、前述のような所
定の割込処理を実行する。ここで、例えば長時間
キヤリジ1を停止させておく場合のようにホーム
ポジシヨンセンサ3からの割込信号が不要なモー
ドの時には、出力ポート10からアンドゲート8
にマス信号として“L”レベルを加える。 When the carriage 1 moves to the left end, the home position sensor 3 outputs a home position detection signal. This detection signal from the home position sensor 3 is applied to the CPU 7 via the AND gate 8 and the interrupt control circuit 4. Then, the CPU 7 uses the data bus 6 to read from the interrupt control circuit 4 that the cause of the interrupt is from the home position sensor 3 through interrupt processing, and executes the predetermined interrupt processing as described above. do. Here, when the mode does not require an interrupt signal from the home position sensor 3, such as when the carriage 1 is stopped for a long time, the output port 10 is connected to the AND gate 8.
``L'' level is added as a mass signal to .
これにより、キヤリジ1に振動が加わつてホー
ムポジシヨンセンサ3の検出信号が振動に同期し
てオン・オフされてもこれら検出信号が割込制御
回路4に送出されることはなく、割込制御回路4
からCPU7への不要な割込信号の送出を禁止す
ることができ、従来のようなCPUによる不要な
割込信号を無効にするための割込処理時間を削減
することができる。 As a result, even if vibrations are applied to the carriage 1 and the detection signals of the home position sensor 3 are turned on and off in synchronization with the vibrations, these detection signals are not sent to the interrupt control circuit 4, and the interrupt control circuit 4
It is possible to prohibit the sending of unnecessary interrupt signals from the CPU 7 to the CPU 7, and it is possible to reduce the conventional interrupt processing time required for invalidating unnecessary interrupt signals by the CPU.
なお、この状態においても、入力ポート9を用
いてホームポジシヨンセンサ3の出力の状態を随
時モニタすることができる。 Note that even in this state, the state of the output of the home position sensor 3 can be monitored at any time using the input port 9.
また、上記実施例では、記録ヘツドが搭載され
たキヤリジのホームポジシヨンを検出する例につ
いて説明したが、例えば光学的な読取ヘツドが搭
載されたものであつてもよい。 Further, in the above embodiment, an example was described in which the home position of a carriage equipped with a recording head is detected, but it may also be a carriage equipped with, for example, an optical reading head.
(考案の効果)
以上説明したように、本考案によれば、不要な
割込信号がCPUに加えられないようにしてソフ
トウエアの割込処理により不要な割込信号を無効
にするための処理時間を削減できるキヤリジホー
ムポジシヨン検出装置が実現でき、実用上の効果
は大きい。(Effects of the invention) As explained above, according to the invention, processing is performed to prevent unnecessary interrupt signals from being applied to the CPU and to disable unnecessary interrupt signals through software interrupt processing. A carriage home position detection device that can save time can be realized, which has great practical effects.
第1図は本考案の一実施例を示す構成説明図、
第2図は第1図の具体的な構成例を示す構成説明
図、第3図は従来の装置の一例を示す構成説明図
である。
1……キヤリジ、2……案内軸、3……ホーム
ポジシヨンセンサ、4……割込制御回路、5……
割込信号線、6……データバス、7……中央処理
装置(CPU)、8……アンドゲート、9……入力
ポート、10……出力ポート。
FIG. 1 is a configuration explanatory diagram showing an embodiment of the present invention;
FIG. 2 is a configuration explanatory diagram showing a specific configuration example of FIG. 1, and FIG. 3 is a configuration explanatory diagram showing an example of a conventional device. 1... Carriage, 2... Guide shaft, 3... Home position sensor, 4... Interrupt control circuit, 5...
Interrupt signal line, 6...Data bus, 7...Central processing unit (CPU), 8...And gate, 9...Input port, 10...Output port.
Claims (1)
より検出信号を出力するホームポジシヨンセンサ
と、ホームポジシヨンセンサの検出信号およびホ
ームポジシヨンセンサの検出信号の送出を任意の
時間マスクするマスク信号が加えられるアンドゲ
ートと、アンドゲートから送出されるホームポジ
シヨンセンサの検出信号に従つて所定の割込処理
を実行する割込処理回路とで構成されたことを特
徴とするキヤリジホームポジシヨン検出装置。 A home position sensor that outputs a detection signal when the carriage reaches the home position, and an AND signal that masks the detection signal of the home position sensor and the transmission of the detection signal of the home position sensor for an arbitrary period of time. A carriage home position detection device comprising a gate and an interrupt processing circuit that executes predetermined interrupt processing according to a detection signal from a home position sensor sent from the AND gate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11056485U JPH0354923Y2 (en) | 1985-07-19 | 1985-07-19 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11056485U JPH0354923Y2 (en) | 1985-07-19 | 1985-07-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6219264U JPS6219264U (en) | 1987-02-05 |
| JPH0354923Y2 true JPH0354923Y2 (en) | 1991-12-05 |
Family
ID=30989680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11056485U Expired JPH0354923Y2 (en) | 1985-07-19 | 1985-07-19 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354923Y2 (en) |
-
1985
- 1985-07-19 JP JP11056485U patent/JPH0354923Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6219264U (en) | 1987-02-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR890002437B1 (en) | A numerical control system | |
| JPH0354923Y2 (en) | ||
| EP0297892A3 (en) | Apparatus and method for control of asynchronous program interrupt events in a data processing system | |
| JP3208143B2 (en) | Input / output controller of power controller | |
| JPH0751627Y2 (en) | Peripheral temperature abnormality detection system | |
| JPS60193829U (en) | Vehicle running control device | |
| JPH0784814A (en) | Error detecting device of computer | |
| JPS6252641A (en) | Program trace device | |
| JPH033043A (en) | Semiconductor device | |
| JP3013517B2 (en) | Write buffer error address detection circuit | |
| KR930007468B1 (en) | Mass storage device input / output matching method | |
| JPS61240352A (en) | Interface-signal reading system | |
| JP2570170Y2 (en) | Information processing device | |
| JP3452722B2 (en) | Printer | |
| JPH0132140Y2 (en) | ||
| DE58908642D1 (en) | Arrangement for monitoring an electronic data processing system. | |
| JPS60177538U (en) | Image signal receiving device for laser beam printer | |
| JPH0452160A (en) | Printer device | |
| JPH0736177B2 (en) | I/O command output control method | |
| JPS6297164A (en) | Magnetic tape controller | |
| JPS6041383B2 (en) | Common bus monitoring method | |
| JPH05324410A (en) | Abnormality detection circuit for microprocessor with address bus | |
| JPH08123780A (en) | Microprocessor register content protection circuit | |
| JPS61224043A (en) | Interruption control circuit of microcomputer | |
| JPS61180326A (en) | Control system for streaming magnetic tape device |