JPH0354939A - インターフェース制御方法 - Google Patents
インターフェース制御方法Info
- Publication number
- JPH0354939A JPH0354939A JP19104089A JP19104089A JPH0354939A JP H0354939 A JPH0354939 A JP H0354939A JP 19104089 A JP19104089 A JP 19104089A JP 19104089 A JP19104089 A JP 19104089A JP H0354939 A JPH0354939 A JP H0354939A
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- JP
- Japan
- Prior art keywords
- data
- input
- devices
- output
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(It要)
複数の機器が互いに同期をとりながら動作するためのイ
ンターフェース制tlDt法に関し、ソ−ノト処理を簡
易化すると共に時間関係を正しく制御することを目的と
し、 複数の機器が入出力装置を介して共通バスに接続され、
qいに同期して動竹するようにされたシステムのインタ
ーフェース制御方式において、前記入出力装置を、対応
して設けられた機器から該入出力装置を介して送信され
る送信データが前記共通バスへ出力され終る毎に入力さ
れる出力終了通知と、該共通バスを介して入力される受
信データの入力通知のうちどちらが先に入力されたかを
判別する判別手段と、該r1別手段の出力に基づいて先
に入力された方のデータを読取る読取り手段とを有する
よう構成する。
ンターフェース制tlDt法に関し、ソ−ノト処理を簡
易化すると共に時間関係を正しく制御することを目的と
し、 複数の機器が入出力装置を介して共通バスに接続され、
qいに同期して動竹するようにされたシステムのインタ
ーフェース制御方式において、前記入出力装置を、対応
して設けられた機器から該入出力装置を介して送信され
る送信データが前記共通バスへ出力され終る毎に入力さ
れる出力終了通知と、該共通バスを介して入力される受
信データの入力通知のうちどちらが先に入力されたかを
判別する判別手段と、該r1別手段の出力に基づいて先
に入力された方のデータを読取る読取り手段とを有する
よう構成する。
〔産業上の利用分野)
本発明はインターフェースtI11wJ方法に係り、特
に複数の機器が互いに同期をとりながら動作するための
インターフェースIt.lJI11方法に関する。
に複数の機器が互いに同期をとりながら動作するための
インターフェースIt.lJI11方法に関する。
近年、家庭内情報通信路(ホームバス)を用いた各種情
報機器のシステム化が種々提案されている。このホーム
バスでは各部屋に配線したホームバスに情報コンセント
を設け、電話機,テレビジョン受像機,インターホン,
パーソプルコンピュータ,セキュリティシステム機器そ
の他をこの情報コンセントに接続することにより所定の
サービスを受けることができ、家庭の生活を情報通信に
よって戸外の諸社会機能と密接に結びつけようというも
のである。
報機器のシステム化が種々提案されている。このホーム
バスでは各部屋に配線したホームバスに情報コンセント
を設け、電話機,テレビジョン受像機,インターホン,
パーソプルコンピュータ,セキュリティシステム機器そ
の他をこの情報コンセントに接続することにより所定の
サービスを受けることができ、家庭の生活を情報通信に
よって戸外の諸社会機能と密接に結びつけようというも
のである。
かかるホームバスのようなシステムでは複数の機器が共
通のバスに接続されて互いに同期を取りながらに動作す
るため、複数の機器の入出力のインターフェースilt
lltllが重要となる。
通のバスに接続されて互いに同期を取りながらに動作す
るため、複数の機器の入出力のインターフェースilt
lltllが重要となる。
第4図に示す如く複数の機器1〜5を有するシステムに
おいて、機器1.2及び3は夫々個別に入出力装!!(
I/O装置冫6.7及び8を介して、またvi器4及び
5は夫々共通の1/0装置9を介してバス10に共通に
接続されている。これらの8l器1〜5はI/O装置6
〜9を介してバス10に接続され、互いに同用をとって
動作するようにデータの送受信を行なっている。
おいて、機器1.2及び3は夫々個別に入出力装!!(
I/O装置冫6.7及び8を介して、またvi器4及び
5は夫々共通の1/0装置9を介してバス10に共通に
接続されている。これらの8l器1〜5はI/O装置6
〜9を介してバス10に接続され、互いに同用をとって
動作するようにデータの送受信を行なっている。
従って、機器1〜5のうち或る一つの機器が初作してい
る場合は、そのことを他のすべての機器が知っており、
バス10を占有したり、別の機器とのデータ転送が女障
なくできるようにしている。
る場合は、そのことを他のすべての機器が知っており、
バス10を占有したり、別の機器とのデータ転送が女障
なくできるようにしている。
しかし、機器1〜3のように専用のI/O装置6〜8を
備えている場合は問題ないが、機器4及び5のように1
つのI/O装置9を2つの機器が共有している場合(例
えばホームバスのコントローラと電話機のように、筐体
としては1つであるが、機能(機器)としては2つある
場合、コスト低減のためI/O装Uは1つだけとするこ
とが多い。〉は、!l器4と5との間だけでデータの送
受信を行なうと、その動作情報は他のIll器に伝達さ
れf1システム仝休の同期がとれなくなってしまう。
備えている場合は問題ないが、機器4及び5のように1
つのI/O装置9を2つの機器が共有している場合(例
えばホームバスのコントローラと電話機のように、筐体
としては1つであるが、機能(機器)としては2つある
場合、コスト低減のためI/O装Uは1つだけとするこ
とが多い。〉は、!l器4と5との間だけでデータの送
受信を行なうと、その動作情報は他のIll器に伝達さ
れf1システム仝休の同期がとれなくなってしまう。
そこで、従来は機器4及び5の一方から他方へデータを
転送する場合は、第5図に示す如く、上位のソ゛ノトに
より上記のデータ転送を例えばパラレルに行なうと同時
に、I/Oインターフェース用ソノトSに基づいて上記
のデータを、入出力装置9を介してバス10へもシリア
ルに出力するようにしている。
転送する場合は、第5図に示す如く、上位のソ゛ノトに
より上記のデータ転送を例えばパラレルに行なうと同時
に、I/Oインターフェース用ソノトSに基づいて上記
のデータを、入出力装置9を介してバス10へもシリア
ルに出力するようにしている。
(発明が解決しようとする5!題)
しかるに、I/O装置6〜9の間のバス10を介しての
実際のシリアルデータ転送には時間の遅れが存在するの
に対し、機器4及び5の間のデータ転送はパラレルで行
なわれるために時間の遅れが無く、このため他のta器
がデータを正常に受信する前に機器4及び5が次のデー
タを出力することが可能になり、全体の同期を崩すもの
となる。
実際のシリアルデータ転送には時間の遅れが存在するの
に対し、機器4及び5の間のデータ転送はパラレルで行
なわれるために時間の遅れが無く、このため他のta器
がデータを正常に受信する前に機器4及び5が次のデー
タを出力することが可能になり、全体の同期を崩すもの
となる。
そこで、従来は第5図に示したI/Oインターフェース
用ソフトSによりウェイトを置くなどの処理を行なって
いるが、このソノトウI?処理によりI/O装置6〜9
1F18の実際のシリアルデータ転送遅れ時間に正確に
一致させるためにソノトウエアが檜雑なものとなる。
用ソフトSによりウェイトを置くなどの処理を行なって
いるが、このソノトウI?処理によりI/O装置6〜9
1F18の実際のシリアルデータ転送遅れ時間に正確に
一致させるためにソノトウエアが檜雑なものとなる。
本発明は上記の点に鑑みてなされたもので、ソフト処理
を簡易化すると共に時間関係を正しく制御し得るインタ
ーフェース制御方法を提供することを目的とする。
を簡易化すると共に時間関係を正しく制御し得るインタ
ーフェース制御方法を提供することを目的とする。
第1図は本発明の原理構成図を丞す。同図中、11は入
出力装胃で機器に対応して設けられ、かつ、共通バス1
2を介して複数接続されている。
出力装胃で機器に対応して設けられ、かつ、共通バス1
2を介して複数接続されている。
13は判別手段で、送信データが共通バス12へ出力さ
れ終る毎に入力される出力終了通知と、共通バス12を
介して入力される受信データの入力通知のうちどちらが
先に入力されたかを判別する。
れ終る毎に入力される出力終了通知と、共通バス12を
介して入力される受信データの入力通知のうちどちらが
先に入力されたかを判別する。
14は読取り手段で、判別手段13の出力に基づいて先
に入力された方のデータを読取る。
に入力された方のデータを読取る。
判別手段13は送信データが共通バス12へ出力され終
る毎に送信データ送信を判別するから、送信データが共
通バス12ヘシリアルに転送される場合は、1つのデー
タの最後のビットが転送された時点でデータ送信を判別
する。
る毎に送信データ送信を判別するから、送信データが共
通バス12ヘシリアルに転送される場合は、1つのデー
タの最後のビットが転送された時点でデータ送信を判別
する。
そして、読取り千段14はこのデータ送信判別出力によ
り送信データを読取るため、入出力装直11が複数の機
器に共通に接続されており、その?!2r!lの機器間
でパラレルにデータ転送が行なわれた場合でも、ハード
ウエア構成により他の機器が該送信データを受信するの
と同じ時間関係で読取ることができる。
り送信データを読取るため、入出力装直11が複数の機
器に共通に接続されており、その?!2r!lの機器間
でパラレルにデータ転送が行なわれた場合でも、ハード
ウエア構成により他の機器が該送信データを受信するの
と同じ時間関係で読取ることができる。
(実施例〕
第2図は本発明の要部の一実施例のブロック図を示す。
本実施例は前記判別f段13に相当する実施例で、機器
(図示せず)からの送信データは送信バッノ716で−
時記憶された後、シフトレジスタ又はハンドシエイク回
路17に入力される一方、バッノ?18に入力されて一
時記憶される。
(図示せず)からの送信データは送信バッノ716で−
時記憶された後、シフトレジスタ又はハンドシエイク回
路17に入力される一方、バッノ?18に入力されて一
時記憶される。
ここで、士記の送信データはバスを介して複数の機器間
でシリアルデータ伝送を行なう場合は、例えば第3図に
示す如く、Do”Dt+のデータビットの先頭にスター
トビットが付加され、かつ、データビットの後にバリテ
イビットDpとストップビットとが付加されて1#ヤラ
クタを構成するデータフォーマットとされている。
でシリアルデータ伝送を行なう場合は、例えば第3図に
示す如く、Do”Dt+のデータビットの先頭にスター
トビットが付加され、かつ、データビットの後にバリテ
イビットDpとストップビットとが付加されて1#ヤラ
クタを構成するデータフォーマットとされている。
シフトレジスタ又はハンドシエイク回路17は入力送信
データをバスへ送出する一方、その送信データがバス上
に出力され終了したことを、第3図のストップビットを
検出することにより判別し、その終了通知信号をステー
タスレジスタ19へ供給する。
データをバスへ送出する一方、その送信データがバス上
に出力され終了したことを、第3図のストップビットを
検出することにより判別し、その終了通知信号をステー
タスレジスタ19へ供給する。
一方、バスを介して他のvi器から送信されてくるデー
タはシフトレジスタ又はハンドシエイク回路20に入力
され、ここで受信された後受信バッフ?21に入力され
る。
タはシフトレジスタ又はハンドシエイク回路20に入力
され、ここで受信された後受信バッフ?21に入力され
る。
ステータスレジスタ19は送信バツフ?16からの情報
と、シフトレジスタ又はハンドシェイク回路17からの
データ毎の送信終了通知信号と、受信バッノ?21から
の受信データ入力情報とが入力され、送信データと受信
データのどちらが先に入力されたかを示すフラグをもち
、そのフラグに基づいてステータスを中央処理装t?t
(CPLJ)等からなる読取り手段14へ送出する。
と、シフトレジスタ又はハンドシェイク回路17からの
データ毎の送信終了通知信号と、受信バッノ?21から
の受信データ入力情報とが入力され、送信データと受信
データのどちらが先に入力されたかを示すフラグをもち
、そのフラグに基づいてステータスを中央処理装t?t
(CPLJ)等からなる読取り手段14へ送出する。
読取り丁段14を構成するCPUは士記のステータスと
共に、バッフ718からの送信データ及び受信バッフ7
21からの受信データのうち、先に入力された方のデー
タを読取る。
共に、バッフ718からの送信データ及び受信バッフ7
21からの受信データのうち、先に入力された方のデー
タを読取る。
このように、本実施例によれば、このI/O装置が送信
したデータを、送信したI/O装置自身が受信し取込む
ことができるため、このI/O装置が複数の機器間で共
通に使用される場合でも実際の送信データの時間遅れを
識別することができる。しかも、本実施例ではソフトウ
エア処理でなく、ハードウエア処理で時間遅れの識別が
でぎるため、ソフト処理を従来に比べて簡略化できる。
したデータを、送信したI/O装置自身が受信し取込む
ことができるため、このI/O装置が複数の機器間で共
通に使用される場合でも実際の送信データの時間遅れを
識別することができる。しかも、本実施例ではソフトウ
エア処理でなく、ハードウエア処理で時間遅れの識別が
でぎるため、ソフト処理を従来に比べて簡略化できる。
なお、本発明は上記の実施例に限定されるものではなく
、閏えばバツフ718は設けなくてもよく、またデータ
フォーマットは第3図以外のフォーマットも可能である
。
、閏えばバツフ718は設けなくてもよく、またデータ
フォーマットは第3図以外のフォーマットも可能である
。
上述の如く、本発明によれば、入出力装四が複数の機器
に共通に接続されていても、その入出力装dが実際に送
信したデータを自分自身でも受信するようにしたので、
バスに接続されている別の機器がその送信データを受信
するのと同じ時間関係を正確に保持することができ、ま
たハードウエア構成によりr1liS11Il係を保持
するようにしているため、従来に比べソフト処理を簡略
化することができる等の特長を有するものである。
に共通に接続されていても、その入出力装dが実際に送
信したデータを自分自身でも受信するようにしたので、
バスに接続されている別の機器がその送信データを受信
するのと同じ時間関係を正確に保持することができ、ま
たハードウエア構成によりr1liS11Il係を保持
するようにしているため、従来に比べソフト処理を簡略
化することができる等の特長を有するものである。
第1図は本発明の原理構成図、
第2図は本発明の要部の一実施例のブロック図、第3図
は伝送データのフォーマットの一例を示す図、 第4図は本発明が適用されるシステムのW4戊図、第5
図は従来h式の説明図である。 図において、 1〜5は機器、 6〜9は入出力装置(■/0装欽) 11は入出力装置、 12は共通バス、 13は判別手段、 14は読取り手段、 16は送信バッフ7、 19はステータスレジスタ を示す。 本発明の原埋構威図 第1図 本発明の要部の一実施例のプロノク図 第 2 図 伝送データのフオーマノトの一例 第3図 本発明が適弔される/ステムの構成図 第4図 従来方式の説明図 第5図
は伝送データのフォーマットの一例を示す図、 第4図は本発明が適用されるシステムのW4戊図、第5
図は従来h式の説明図である。 図において、 1〜5は機器、 6〜9は入出力装置(■/0装欽) 11は入出力装置、 12は共通バス、 13は判別手段、 14は読取り手段、 16は送信バッフ7、 19はステータスレジスタ を示す。 本発明の原埋構威図 第1図 本発明の要部の一実施例のプロノク図 第 2 図 伝送データのフオーマノトの一例 第3図 本発明が適弔される/ステムの構成図 第4図 従来方式の説明図 第5図
Claims (1)
- 【特許請求の範囲】 複数の機器が入出力装置(11)を介して共通バス(1
2)に接続され、互いに同期して動作するようにされた
システムのインターフェース制御方法において、 前記入出力装置(11)を、 対応して設けられた機器から該入出力装置 (11)を介して送信される送信データが前記共通バス
(12)へ出力され終る毎に入力される出力終了通知と
、該共通バス(12)を介して入力される受信データの
入力通知のうちどちらが先に入力されたかを判別する判
別手段(13)と、該判別手段(13)の出力に基づい
て先に入力された方のデータを読取る読取り手段(14
)と、を有することを特徴とするインターフェース制御
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19104089A JPH0354939A (ja) | 1989-07-24 | 1989-07-24 | インターフェース制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19104089A JPH0354939A (ja) | 1989-07-24 | 1989-07-24 | インターフェース制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0354939A true JPH0354939A (ja) | 1991-03-08 |
Family
ID=16267888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19104089A Pending JPH0354939A (ja) | 1989-07-24 | 1989-07-24 | インターフェース制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0354939A (ja) |
-
1989
- 1989-07-24 JP JP19104089A patent/JPH0354939A/ja active Pending
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