JPH05292130A - 通信制御用半導体集積回路 - Google Patents
通信制御用半導体集積回路Info
- Publication number
- JPH05292130A JPH05292130A JP3326074A JP32607491A JPH05292130A JP H05292130 A JPH05292130 A JP H05292130A JP 3326074 A JP3326074 A JP 3326074A JP 32607491 A JP32607491 A JP 32607491A JP H05292130 A JPH05292130 A JP H05292130A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- high level
- frame
- reception
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004891 communication Methods 0.000 title claims abstract description 36
- 239000004065 semiconductor Substances 0.000 title claims description 11
- 230000005540 biological transmission Effects 0.000 claims abstract description 30
- 238000001514 detection method Methods 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 10
- 102000015779 HDL Lipoproteins Human genes 0.000 description 2
- 108010010234 HDL Lipoproteins Proteins 0.000 description 2
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Bus Control (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 ホスト・プロセッサの負担を軽減し得る通信
制御用集積回路を実現する。 【構成】 同期検出回路３の受信シリアルデータ１０１
は、送受信クロック１０２により取込まれ、先頭フラグ
に続くデータが検出されＯＵＴ端子はハイレベルにな
る。カウンタ２はＩＮ端子がハイレベルとなるため、Ｃ
Ｔ＃１端子もハイレベルに変わる。通信制御１では、受
信フレームからデータが取込まれ、ＤＭＡコントローラ
に対して、受信データ引取り要求信号１０３をハイレベ
ルとしてＡＮＤ回路５〜８に送り、ＣＴ＃１端子の出力
レベルと論理積がとられ、１フレーム目のＤＭＡ転送要
求が行われる。ＦＣＳの終結フラグ受信により、同期検
出回路３のＯＵＴ端子はロウレベルに戻される。同様に
２フレーム目の転送要求は、＃２端子のハイレベル設定
で行われ、３フレーム目や４フレーム目は、＃３端子、
＃４端子のハイレベル設定で行われる。
制御用集積回路を実現する。 【構成】 同期検出回路３の受信シリアルデータ１０１
は、送受信クロック１０２により取込まれ、先頭フラグ
に続くデータが検出されＯＵＴ端子はハイレベルにな
る。カウンタ２はＩＮ端子がハイレベルとなるため、Ｃ
Ｔ＃１端子もハイレベルに変わる。通信制御１では、受
信フレームからデータが取込まれ、ＤＭＡコントローラ
に対して、受信データ引取り要求信号１０３をハイレベ
ルとしてＡＮＤ回路５〜８に送り、ＣＴ＃１端子の出力
レベルと論理積がとられ、１フレーム目のＤＭＡ転送要
求が行われる。ＦＣＳの終結フラグ受信により、同期検
出回路３のＯＵＴ端子はロウレベルに戻される。同様に
２フレーム目の転送要求は、＃２端子のハイレベル設定
で行われ、３フレーム目や４フレーム目は、＃３端子、
＃４端子のハイレベル設定で行われる。
Description
【０００１】
【産業上の利用分野】本発明は通信制御用半導体集積回
路に関する。
路に関する。
【０００２】
【従来の技術】従来の通信制御用半導体集積回路は、送
信データ転送要求用として１本のＤＭＡ要求端子と、受
信データ転送要求用として１本のＤＭＡ要求端子を備え
ており、各受信フレーム情報は、ホストプロセッサが１
フレーム受信するごとに当該情報に対する確認が行われ
ているのが通例である。
信データ転送要求用として１本のＤＭＡ要求端子と、受
信データ転送要求用として１本のＤＭＡ要求端子を備え
ており、各受信フレーム情報は、ホストプロセッサが１
フレーム受信するごとに当該情報に対する確認が行われ
ているのが通例である。
【０００３】
【発明が解決しようとする課題】上述した従来の通信制
御用半導体集積回路においては、１フレームごとにフレ
ームエラー情報をチェックしているために、ＤＭＡコン
トローラに対する送信データおよび受信データの転送要
求信号を複数にしても、システム的にみて当該転送要求
信号を増やしたことのメリットが見られない。受信動作
の場合に、１フレーム受信した後に、ホスト・システム
によりＦＣＳエラーの有無の検査が行われたり、また次
のフレーム受信によるＤＭＡ転送の要求信号の再発生を
可能とするために、制御コマンドを通信制御用半導体集
積回路に発行する等の処理が必要になるために、通信速
度が速くなる程ホスト・プロセッサの負担が大きくなる
という欠点がある。
御用半導体集積回路においては、１フレームごとにフレ
ームエラー情報をチェックしているために、ＤＭＡコン
トローラに対する送信データおよび受信データの転送要
求信号を複数にしても、システム的にみて当該転送要求
信号を増やしたことのメリットが見られない。受信動作
の場合に、１フレーム受信した後に、ホスト・システム
によりＦＣＳエラーの有無の検査が行われたり、また次
のフレーム受信によるＤＭＡ転送の要求信号の再発生を
可能とするために、制御コマンドを通信制御用半導体集
積回路に発行する等の処理が必要になるために、通信速
度が速くなる程ホスト・プロセッサの負担が大きくなる
という欠点がある。
【０００４】また、送信動作についても、ホスト・プロ
セッサにおいては、１フレーム送信するごとにＤＭＡコ
ントローラに送信バッファのアドレスを設定したり、ま
たＤＭＡ転送開始のコマンドを発行する処理が行われる
ために、ホスト・プロセッサに負担が過重になるという
欠点がある。
セッサにおいては、１フレーム送信するごとにＤＭＡコ
ントローラに送信バッファのアドレスを設定したり、ま
たＤＭＡ転送開始のコマンドを発行する処理が行われる
ために、ホスト・プロセッサに負担が過重になるという
欠点がある。
【０００５】
【課題を解決するための手段】本発明の通信制御用半導
体集積回路は、ＨＤＬＣプロトコルを用いた通信システ
ムに適用される通信制御用半導体集積回路において、前
記通信システムの通信回線を介して受信されたデータを
ＤＭＡ転送要求するための出力端子として、１通信チャ
ネル当り複数の受信ＤＭＡ要求出力端子と、複数のＨＤ
ＬＣフレーム受信に対応して生じるエラー情報を保持す
るレジスタとを備え、前記通信システムに対応するるホ
スト・プロセッサにおける処理の実行を、複数のＨＤＬ
Ｃフレームの送受信終了ごとに行うことを特徴としてい
る。
体集積回路は、ＨＤＬＣプロトコルを用いた通信システ
ムに適用される通信制御用半導体集積回路において、前
記通信システムの通信回線を介して受信されたデータを
ＤＭＡ転送要求するための出力端子として、１通信チャ
ネル当り複数の受信ＤＭＡ要求出力端子と、複数のＨＤ
ＬＣフレーム受信に対応して生じるエラー情報を保持す
るレジスタとを備え、前記通信システムに対応するるホ
スト・プロセッサにおける処理の実行を、複数のＨＤＬ
Ｃフレームの送受信終了ごとに行うことを特徴としてい
る。
【０００６】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の第１の実施例を示すブロッ
ク図である。図１に示されるように、本実施例は、通信
制御部１と、カウンタ２と、同期検出回路３と、レジス
タ４と、ＡＮＤ回路１０〜１３とを備えて構成されてい
る。通信制御部１は、従来技術による通信制御回路のブ
ロックであり、カウンタ２においては、電源投入後に、
図１に示されるＣＴ＃１〜ＣＴ＃４端子がロウレベルに
設定され、ＩＮ端子がロウレベルからハイレベルに変わ
ると、ＣＴ＃１端子はハイレベルに変わり、更にＩＮ端
子がロウレベルからハイレベルに変わると、ＣＴ＃１端
子はロウレベルに変化し、ＣＴ＃２端子はハイレベルに
変わる。以降同様にして、ＩＮ端子がロウレベルからハ
イレベルに変化する度ごとにＣＴ＃１〜ＣＴ＃４端子の
レベルが変化してゆく。同期検出回路３においては、電
源投入直後にはＯＵＴ端子はロウレベルに設定される。
このＯＵＴ端子がロウレベルの期間においては、ＣＬＫ
端子に入力される信号がロウレベルからハイレベルに変
化すると、ＩＮ端子の状態がラッチされ、このラッチさ
れたパターンが“０１１１１１１００”の後に“１”が
６個以上連続しないパターンである場合には、ＯＵＴ端
子はハイレベルに設定される。そして、ＯＵＴ端子がハ
イレベルの期間において、ＩＮ端子に“０１１１１１１
０”のパターンが入力されるとＯＵＴ端子はロウレベル
に戻される。以降、同期検出回路３においては、この一
連の動作が繰返して行われる。
ク図である。図１に示されるように、本実施例は、通信
制御部１と、カウンタ２と、同期検出回路３と、レジス
タ４と、ＡＮＤ回路１０〜１３とを備えて構成されてい
る。通信制御部１は、従来技術による通信制御回路のブ
ロックであり、カウンタ２においては、電源投入後に、
図１に示されるＣＴ＃１〜ＣＴ＃４端子がロウレベルに
設定され、ＩＮ端子がロウレベルからハイレベルに変わ
ると、ＣＴ＃１端子はハイレベルに変わり、更にＩＮ端
子がロウレベルからハイレベルに変わると、ＣＴ＃１端
子はロウレベルに変化し、ＣＴ＃２端子はハイレベルに
変わる。以降同様にして、ＩＮ端子がロウレベルからハ
イレベルに変化する度ごとにＣＴ＃１〜ＣＴ＃４端子の
レベルが変化してゆく。同期検出回路３においては、電
源投入直後にはＯＵＴ端子はロウレベルに設定される。
このＯＵＴ端子がロウレベルの期間においては、ＣＬＫ
端子に入力される信号がロウレベルからハイレベルに変
化すると、ＩＮ端子の状態がラッチされ、このラッチさ
れたパターンが“０１１１１１１００”の後に“１”が
６個以上連続しないパターンである場合には、ＯＵＴ端
子はハイレベルに設定される。そして、ＯＵＴ端子がハ
イレベルの期間において、ＩＮ端子に“０１１１１１１
０”のパターンが入力されるとＯＵＴ端子はロウレベル
に戻される。以降、同期検出回路３においては、この一
連の動作が繰返して行われる。
【０００８】レジスタ４においては、Ａ、Ｂ、Ｃおよび
Ｄの各端子の何れかがハイレベルになっている間に、Ｉ
Ｎ端子に入力されるフレームエラー信号がハイレベルに
なると、それぞれ対応するＤ0 〜Ｄ4 端子に、この状態
がラッチされる。Ｄ0 〜Ｄ4端子においては、ＣＳ端子
とＲＤ端子に対する入力が全てロウレベルであれば、上
記のラッチされた状態が出力され、それ以外においては
ハイレベル状態に保持される。また、ＡＮＤ回路５〜８
においては、二つの入力端子の状態が共にハイレベルで
あれば、出力端子にハイレベルの信号が出力され、それ
以外においてはロウレベルが出力される。
Ｄの各端子の何れかがハイレベルになっている間に、Ｉ
Ｎ端子に入力されるフレームエラー信号がハイレベルに
なると、それぞれ対応するＤ0 〜Ｄ4 端子に、この状態
がラッチされる。Ｄ0 〜Ｄ4端子においては、ＣＳ端子
とＲＤ端子に対する入力が全てロウレベルであれば、上
記のラッチされた状態が出力され、それ以外においては
ハイレベル状態に保持される。また、ＡＮＤ回路５〜８
においては、二つの入力端子の状態が共にハイレベルで
あれば、出力端子にハイレベルの信号が出力され、それ
以外においてはロウレベルが出力される。
【０００９】次に、図１のブロック図と、図２（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）に示される本実施例におけ
る動作信号のタイミング図と、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）および（ｋ）に示されるレジスタ４にお
ける動作信号のタイミング図を参照して、本実施例の動
作について説明する。
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）、（ｉ）および（ｊ）に示される本実施例におけ
る動作信号のタイミング図と、図３（ａ）、（ｂ）、
（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、（ｈ）、
（ｉ）、（ｊ）および（ｋ）に示されるレジスタ４にお
ける動作信号のタイミング図を参照して、本実施例の動
作について説明する。
【００１０】受信動作については、ＨＤＬＣフレームの
形式を用いた受信シリアルデータ１０１と送受信クロッ
ク１０２が、通信回線を経由して送られてくる。同期検
出回路３においては、ＩＮ端子に入力される受信シリア
ルデータ１０１は、ＣＬＫ端子に入力される送受信クロ
ック１０２によりサンプリングされてデータとして取込
まれ、ＨＤＬＣフレームの先頭フラグと、それに続くデ
ータが検出されると、ＯＵＴ端子はハイレベルになる。
これにより、カウンタ２においてはＩＮ端子がハイレベ
ルとなるために、ＣＴ＃１端子のレベルもハイレベルに
変化する。通信制御部１においては、受信されたＨＤＬ
Ｃフレームから受信データが取込まれ、ＤＭＡコントロ
ーラに対して、一つのデータごとに受信データ引取り要
求信号１０３をハイレベルとしてＤＭＡ転送を要求す
る。この受信データ引取り要求信号１０３はＡＮＤ回路
１０〜１３に送られるが、ＡＮＤ回路１０においては、
カウンタ２におけるＣＴ＃１端子の出力レベルと受信デ
ータ引取り要求信号１０３との論理積がとられ、ＤＭＡ
コントローラに対して、送信ＤＭＡリクェスト＃１端子
５１をハイレベルとして、１フレーム目の受信データの
ＤＭＡ転送要求が行われる。ＦＣＳの次の終結フラグ受
信によって、同期検出回路３においてはＯＵＴ端子はロ
ウレベルに戻され、２フレーム目の受信準備が行われ
る。以降、同様にして、２フレームが受信されると、２
フレーム目の受信データのＤＭＡ転送要求は、受信ＤＭ
Ａリクェスト＃２端子がハイレベルに設定されて行わ
れ、また３フレーム目および４フレーム目の受信データ
のＤＭＡ転送要求については、それぞれ受信ＤＭＡリク
ェスト＃３端子および受信ＤＭＡリクェスト＃４端子が
ハイレベルに設定されて行われる。
形式を用いた受信シリアルデータ１０１と送受信クロッ
ク１０２が、通信回線を経由して送られてくる。同期検
出回路３においては、ＩＮ端子に入力される受信シリア
ルデータ１０１は、ＣＬＫ端子に入力される送受信クロ
ック１０２によりサンプリングされてデータとして取込
まれ、ＨＤＬＣフレームの先頭フラグと、それに続くデ
ータが検出されると、ＯＵＴ端子はハイレベルになる。
これにより、カウンタ２においてはＩＮ端子がハイレベ
ルとなるために、ＣＴ＃１端子のレベルもハイレベルに
変化する。通信制御部１においては、受信されたＨＤＬ
Ｃフレームから受信データが取込まれ、ＤＭＡコントロ
ーラに対して、一つのデータごとに受信データ引取り要
求信号１０３をハイレベルとしてＤＭＡ転送を要求す
る。この受信データ引取り要求信号１０３はＡＮＤ回路
１０〜１３に送られるが、ＡＮＤ回路１０においては、
カウンタ２におけるＣＴ＃１端子の出力レベルと受信デ
ータ引取り要求信号１０３との論理積がとられ、ＤＭＡ
コントローラに対して、送信ＤＭＡリクェスト＃１端子
５１をハイレベルとして、１フレーム目の受信データの
ＤＭＡ転送要求が行われる。ＦＣＳの次の終結フラグ受
信によって、同期検出回路３においてはＯＵＴ端子はロ
ウレベルに戻され、２フレーム目の受信準備が行われ
る。以降、同様にして、２フレームが受信されると、２
フレーム目の受信データのＤＭＡ転送要求は、受信ＤＭ
Ａリクェスト＃２端子がハイレベルに設定されて行わ
れ、また３フレーム目および４フレーム目の受信データ
のＤＭＡ転送要求については、それぞれ受信ＤＭＡリク
ェスト＃３端子および受信ＤＭＡリクェスト＃４端子が
ハイレベルに設定されて行われる。
【００１１】次に、フレームエラー（オーバーランＦＣ
Ｓエラー、アボート受信）の動作について説明する。
Ｓエラー、アボート受信）の動作について説明する。
【００１２】先ず、１フレーム目の受信時にエラーがあ
った場合には、通信制御部１においては、ＦＣＳＥ端子
より、受信データの１バイトの長さの時間に相当するハ
イレベル・パルスを出力する。レジスタ４においては、
このハイレベル・パルスをＩＮ端子に受けて、Ａ端子が
ハイレベルであるので、エラー状態を示す“１”をＤ0
ビットにラッチする。同様に、Ｂ、ＣおよびＤの各端子
のそれぞれがハイレベルの期間中において、ＩＮ端子の
レベル状態が監視されており、それぞれの端子に対応す
るＤ1 ビット、Ｄ2 ビットおよびＤ3 ビットにエラーが
あれば、その状態がそれぞれのビットにラッチされて保
持される。４フレーム受信後に、ホスト・プロセッサ
（図示されない）においては、セレクト信号１０４と読
出し制御信号１０５をロウレベルにして、エラーがどの
フレームにおいて発生したかが読出され、解析される。
レジスタ４においては、これらのセレクト信号１０４と
読出し制御信号１０５を、それぞれＣＳ端子およびＲＤ
端子に受けて、ＣＳ端子がロウレベルからハイレベルに
戻った時点において、内部のＤ0 〜Ｄ3 ビットがクリア
されて、“０”の状態に戻される。
った場合には、通信制御部１においては、ＦＣＳＥ端子
より、受信データの１バイトの長さの時間に相当するハ
イレベル・パルスを出力する。レジスタ４においては、
このハイレベル・パルスをＩＮ端子に受けて、Ａ端子が
ハイレベルであるので、エラー状態を示す“１”をＤ0
ビットにラッチする。同様に、Ｂ、ＣおよびＤの各端子
のそれぞれがハイレベルの期間中において、ＩＮ端子の
レベル状態が監視されており、それぞれの端子に対応す
るＤ1 ビット、Ｄ2 ビットおよびＤ3 ビットにエラーが
あれば、その状態がそれぞれのビットにラッチされて保
持される。４フレーム受信後に、ホスト・プロセッサ
（図示されない）においては、セレクト信号１０４と読
出し制御信号１０５をロウレベルにして、エラーがどの
フレームにおいて発生したかが読出され、解析される。
レジスタ４においては、これらのセレクト信号１０４と
読出し制御信号１０５を、それぞれＣＳ端子およびＲＤ
端子に受けて、ＣＳ端子がロウレベルからハイレベルに
戻った時点において、内部のＤ0 〜Ｄ3 ビットがクリア
されて、“０”の状態に戻される。
【００１３】また、送信時には、通信制御部１におい
て、送信データ書込み信号がハイレベルの状態において
書込まれたパラレルデータがシリアルデータに変換さ
れ、ＴｘＤ端子より送信シリアルデータ１０８として出
力され、ＴｘＢＥ端子よりは、ハイレベルの送信データ
書込み要求信号１０６がＤＭＡコントローラに対して出
力される。
て、送信データ書込み信号がハイレベルの状態において
書込まれたパラレルデータがシリアルデータに変換さ
れ、ＴｘＤ端子より送信シリアルデータ１０８として出
力され、ＴｘＢＥ端子よりは、ハイレベルの送信データ
書込み要求信号１０６がＤＭＡコントローラに対して出
力される。
【００１４】次に、本発明の第２の実施例について説明
する。図４は本発明の第２の実施例を示すブロック図で
ある。図４に示されるように、本実施例は、通信制御部
１と、カウンタ２および５と、同期検出回路３と、レジ
スタ４と、ＡＮＤ回路６〜１３とを備えて構成されてい
る。これらの構成ブロックの内、通信制御部１、カウン
タ２、同期検出回路３、レジスタ４およびＡＮＤ回路１
０〜１３等は、前述の第１の実施例の場合と同様に動作
する。また、カウンタ５の動作は、カウンタ２の動作と
略同じであるが、その相違点は、電源投入直後に、ＣＴ
＃１端子がハイレベルとなり、ＩＮ端子にロウレベルか
らハイレベルの状態変化が入力される度ごとに、ＣＴ＃
２→ＣＴ＃３→ＣＴ＃４→ＣＴ＃１の順番で信号がハイ
レベルに変化することである。後は、一つの端子がハイ
レベルになると、それまでハイレベルであった端子がロ
ウレベルに戻るという動作については、カウンタ２の場
合と同様である。
する。図４は本発明の第２の実施例を示すブロック図で
ある。図４に示されるように、本実施例は、通信制御部
１と、カウンタ２および５と、同期検出回路３と、レジ
スタ４と、ＡＮＤ回路６〜１３とを備えて構成されてい
る。これらの構成ブロックの内、通信制御部１、カウン
タ２、同期検出回路３、レジスタ４およびＡＮＤ回路１
０〜１３等は、前述の第１の実施例の場合と同様に動作
する。また、カウンタ５の動作は、カウンタ２の動作と
略同じであるが、その相違点は、電源投入直後に、ＣＴ
＃１端子がハイレベルとなり、ＩＮ端子にロウレベルか
らハイレベルの状態変化が入力される度ごとに、ＣＴ＃
２→ＣＴ＃３→ＣＴ＃４→ＣＴ＃１の順番で信号がハイ
レベルに変化することである。後は、一つの端子がハイ
レベルになると、それまでハイレベルであった端子がロ
ウレベルに戻るという動作については、カウンタ２の場
合と同様である。
【００１５】以下、図４のブロック図と、図５（ａ）、
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）および（ｉ）に示される本実施例における動作信
号のタイミング図を参照して、本実施例の動作について
説明する。
（ｂ）、（ｃ）、（ｄ）、（ｅ）、（ｆ）、（ｇ）、
（ｈ）および（ｉ）に示される本実施例における動作信
号のタイミング図を参照して、本実施例の動作について
説明する。
【００１６】送信時には、通信制御部１においては、送
信イネーブルとなると、送信データ書込み要求信号１０
６はハイレベルに設定される。この送信データ書込み要
求信号１０６は、ＡＮＤ回路６〜９に送られるが、ＡＮ
Ｄ回路６においては、この送信データ書込み要求信号１
０６と、カウンタ５ＣＴ＃１端子より入力される信号と
の論理積がとられ、その出力は、送信ＤＭＡリクェスト
＃１端子５５の信号としてＤＭＡコントローラ（図示さ
れない）に送られる。ＤＭＡコントローラにおいては、
設定されたバイト数分ＤＭＡ転送が行われると、それ以
上のＤＭＡ要求に対しては応答しなくなるために、通信
制御部１においては自動的に送信アンダーラン状態とな
り、カウンタ５のＩＮ端子に入力される送信アンダーラ
ン信号１０７はハイレベルとなる。この動作を介して、
ＴｘＤ端子からは、送信シリアルデータ１０８が出力さ
れて１フレーム目の送信が完了する。この送信アンダー
ラン信号１０７のレベル変化を受けて、カウンタ５にお
いては、次にＣＴ＃１端子のレベルがロウレベルに戻さ
れ、ＣＴ＃２端子のレベルがハイレベルに設定されて、
１フレーム目の時と同様に２フレーム目の送信が行われ
る。以降、同様に、３フレーム目については、送信ＤＭ
Ａリクェスト＃３が用いられて送信が行われ、また４フ
レーム目については、送信ＤＭＡリクェスト＃４が用い
られて送信が行われる。なお、送信アンダーライン信号
１０７は、それぞれのフレームのＦＣＳ送出後において
ロウレベルに戻る。
信イネーブルとなると、送信データ書込み要求信号１０
６はハイレベルに設定される。この送信データ書込み要
求信号１０６は、ＡＮＤ回路６〜９に送られるが、ＡＮ
Ｄ回路６においては、この送信データ書込み要求信号１
０６と、カウンタ５ＣＴ＃１端子より入力される信号と
の論理積がとられ、その出力は、送信ＤＭＡリクェスト
＃１端子５５の信号としてＤＭＡコントローラ（図示さ
れない）に送られる。ＤＭＡコントローラにおいては、
設定されたバイト数分ＤＭＡ転送が行われると、それ以
上のＤＭＡ要求に対しては応答しなくなるために、通信
制御部１においては自動的に送信アンダーラン状態とな
り、カウンタ５のＩＮ端子に入力される送信アンダーラ
ン信号１０７はハイレベルとなる。この動作を介して、
ＴｘＤ端子からは、送信シリアルデータ１０８が出力さ
れて１フレーム目の送信が完了する。この送信アンダー
ラン信号１０７のレベル変化を受けて、カウンタ５にお
いては、次にＣＴ＃１端子のレベルがロウレベルに戻さ
れ、ＣＴ＃２端子のレベルがハイレベルに設定されて、
１フレーム目の時と同様に２フレーム目の送信が行われ
る。以降、同様に、３フレーム目については、送信ＤＭ
Ａリクェスト＃３が用いられて送信が行われ、また４フ
レーム目については、送信ＤＭＡリクェスト＃４が用い
られて送信が行われる。なお、送信アンダーライン信号
１０７は、それぞれのフレームのＦＣＳ送出後において
ロウレベルに戻る。
【００１７】この第２の実施例の場合には、前述の第１
の実施例に対比して、送信ＤＭＡリクェスト信号も複数
化されているために、第１の実施例よりも更にホストプ
ロセッサの負担を軽減させることができるという利点が
ある。
の実施例に対比して、送信ＤＭＡリクェスト信号も複数
化されているために、第１の実施例よりも更にホストプ
ロセッサの負担を軽減させることができるという利点が
ある。
【００１８】なお、通信制御部１、カウンタ２、同期検
出回路３、レジスタ４およびＡＮＤ回路１０〜１３を含
む受信時における動作については、前述の第１の実施例
の場合と同様であり、その説明は省略する。
出回路３、レジスタ４およびＡＮＤ回路１０〜１３を含
む受信時における動作については、前述の第１の実施例
の場合と同様であり、その説明は省略する。
【００１９】
【発明の効果】以上説明したように、本発明は、通信制
御用半導体集積回路における送受信データ転送用ＤＭＡ
端子を複数にして、複数フレーム受信の結果を保持する
レジスタを設けることにより、複数フレームの受信後に
おけるホストプロセッサにおける処理作用としては、通
信制御用半導体集積回路に対応する処理を行うだけでよ
く、１フレームごとに行われる処理作用が全面的に排除
されるために、当該ホスト・プロセッサの負担が大幅に
軽減されるという効果がある。
御用半導体集積回路における送受信データ転送用ＤＭＡ
端子を複数にして、複数フレーム受信の結果を保持する
レジスタを設けることにより、複数フレームの受信後に
おけるホストプロセッサにおける処理作用としては、通
信制御用半導体集積回路に対応する処理を行うだけでよ
く、１フレームごとに行われる処理作用が全面的に排除
されるために、当該ホスト・プロセッサの負担が大幅に
軽減されるという効果がある。
【図１】本発明の第１の実施例を示すブロック図であ
る。
る。
【図２】第１の実施例における動作信号のタイミング図
である。
である。
【図３】第１の実施例のレジスタにおける動作信号のタ
イミング図である。
イミング図である。
【図４】従来例を示すブロック図である。
【図５】従来例における動作信号のタイミング図であ
る。
る。
１ 通信制御部 ２、５ カウンタ ３ 同期検出回路 ４ レジスタ ６〜１３ ＡＮＤ回路
Claims (1)
- 【請求項１】 ＨＤＬＣプロトコルを用いた通信システ
ムに適用される通信制御用半導体集積回路において、 前記通信システムの通信回線を介して受信されたデータ
をＤＭＡ転送要求するための出力端子として、１通信チ
ャネル当り複数の受信ＤＭＡ要求出力端子と、 複数のＨＤＬＣフレーム受信に対応して生じるエラー情
報を保持するレジスタと、 を備え、前記通信システムに対応するるホスト・プロセ
ッサにおける処理の実行を、複数のＨＤＬＣフレームの
送受信終了ごとに行うことを特徴とする通信制御用半導
体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326074A JPH05292130A (ja) | 1991-12-10 | 1991-12-10 | 通信制御用半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3326074A JPH05292130A (ja) | 1991-12-10 | 1991-12-10 | 通信制御用半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05292130A true JPH05292130A (ja) | 1993-11-05 |
Family
ID=18183821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3326074A Withdrawn JPH05292130A (ja) | 1991-12-10 | 1991-12-10 | 通信制御用半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05292130A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267324A (ja) * | 2004-03-19 | 2005-09-29 | Matsushita Electric Ind Co Ltd | 構内交換機及びデータ転送処理システム |
-
1991
- 1991-12-10 JP JP3326074A patent/JPH05292130A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005267324A (ja) * | 2004-03-19 | 2005-09-29 | Matsushita Electric Ind Co Ltd | 構内交換機及びデータ転送処理システム |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02227766A (ja) | デジタル・コンピユータのデータ転送装置 | |
| JPH02227765A (ja) | デジタル・コンピユータのデータ転送装置 | |
| EP0562746B1 (en) | Apparatus and method for transferring data between buses of different widths | |
| KR100288036B1 (ko) | 정보처리장치용 프로세서 | |
| KR0174853B1 (ko) | 상대방 메모리를 이용한 두 프로세서간 비동기 직렬 통신 송/수신 장치 | |
| US6003096A (en) | Host interface circuit for preventing data loss and improving interface speed for an image forming apparatus by latching received data in response to a strobe input signal | |
| JPH05292130A (ja) | 通信制御用半導体集積回路 | |
| KR100266963B1 (ko) | 전송되는 패킷을 오버래핑하여 인터페이스의 대기시간을 감소시키는 방법 및 장치 | |
| US6029218A (en) | Data transfer method and data transfer device | |
| EP0382342B1 (en) | Computer system DMA transfer | |
| JP2546901B2 (ja) | 通信制御装置 | |
| JP2505298B2 (ja) | スプリットバスにおける可変バス幅指定方式及び可変バス幅情報受信方式 | |
| JP2721458B2 (ja) | チャネル装置およびそのフレーム送受信方法 | |
| JPS6367702B2 (ja) | ||
| EP1856619B1 (en) | Scalable bus structure | |
| JP2708366B2 (ja) | データ処理システム及びその補助制御装置 | |
| JPS61270952A (ja) | デ−タ伝送方式 | |
| JP2570986B2 (ja) | データ転送制御装置及び方法 | |
| JPS63228855A (ja) | 通信制御装置 | |
| JPH04314157A (ja) | 通信装置 | |
| JPS63187943A (ja) | 通信制御装置 | |
| JPH0461388B2 (ja) | ||
| JPS6113845A (ja) | 通信制御装置 | |
| JPH04333954A (ja) | 情報処理装置 | |
| JPS6379439A (ja) | シリアル通信装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990311 |