JPH0355610A - 定電流源回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は定電流源回路に関し、特に電界効果トランジス
タを用いて構威された定電流源回路に関するものである
。

〔従来の技術〕

従来、この種の定電流源回路としては第４図に示される
回路形態が一般的に使用されている。

ゲートおよびソースが短絡された電界効果トランジスタ
（ＦＥＴ）１は、そのドレイン側に電圧ｖＡが印加され
、ソース側には電圧ＶＡよりも低い電圧Ｖｎが印加され
る。そして、図示しない負荷回路がドレイン・ソース回
路に直列に接続される。ＦＥＴＩのドレイン・ソース電
流Ｉｄｓは、ドレイン・ソース間電圧ｖｄＳが所定の電
圧値（ピンチオフ電圧値）以上である場合には定電流性
を有するため、この定電流性を利用して負荷回路に安定
した定電流が供給される。

〔発明が解決しようとする課題〕

しかしながら、上記従来の定電流源回路にあっては、ゲ
ート・ソース間が短絡されてゲート・ソース間電圧ｖｇ
ｓが０　［Ｖ］に固定されているため、ドレイン●ソー
ス電流Ｉｄｓはドレイン・ソース間電圧ｖｄｓの大きさ
にかかわらず常に・一定の電流値で飽和する。従って、
ドレイン・ソース電流Ｉｄｓ、つまり、負荷に供給され
る定電流の値を大きくするにはＦＥＴＩのゲート幅を大
きくする必要がある。このため、ＦＥＴ１から構或され
る回路が集積されるＩＣチップのチップ面積は大きくな
り、得られる半導体装置が大形化してしまうという課題
が有った。

また、ゲート幅が大きくなるとドレイン抵抗は小さくな
り、ドレインコンダクタンスｇｄが増加する。ドレイン
コンダクタンスｇｄが増加するということは、定電流源
回路の内部インピーダンスが低くなることである。この
ため、この内部インピーダンスの低下によって回路の定
電流性が損なわれるという課題が有った。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、電界効果トランジスタと、この電界効果トランジス
タのドレイン・ゲート間に接続された抵抗とを備えて構
成されたものである。

〔作用〕

ＦＥＴのゲート●ソース間には、ドレイン・ゲート間に
接続された抵抗とゲート・ソース間に存在する抵抗分と
の比によって定まる電圧が印加され、電流がわずかに流
れる。このわずかな電流によってＦＥＴのゲート・ソー
ス間には正の電圧が発生する。

〔実施例〕

第１図は本発明の一実施例の構或を示す回路図である。

ＦＥＴ２はＭＥＳＦＥＴ　（ショットキーバリア形ＦＥ
Ｔ）構造に形成されている。つまり、ｎ形のガリウム砒
素（ＧａＡｓ）半導体基板上にはゲート電極がショット
キー接触して形成されており、ドレイン電極およびソー
ス電極がオーミック接触して形成されている。また、Ｆ
ＥＴ２のドレイン・ソース間には抵抗３が薄膜技術等に
よって形成されている。これらＦＥＴ２と抵抗３とは定
電流源回路を構成し、ＦＥＴ２のドレイン・ソース回路
に直列に接続された負荷回路４に定電流を供給する。

この定電流源回路の等価回路は第２図に示される。

ＦＥＴ２の有する定電流供給機能に基づく電流源５によ
り、ＦＥＴ２のドレイン・ソース間には定電流が流れる
。この電流源５から負荷回路４に供給される電流は、Ｆ
ＥＴ２の相互コンダクタンスをｇ　　　ＦＥＴ２のゲー
ト・ソース間電圧をｌ２゜ ■　　とすると、ｇ　ｘｖ　　として示される。

ｇ８２　　　　　　　　ｓ２　　　ｇｓ２抵抗６はＦＥ
Ｔ２のドレインに生じる抵抗分であり、その抵抗値はＦ
ＥＴ２のドレインコンダクタンスｇｄ２の逆数である１
　／　ｇ　，２として示される。

抵抗３は上記のＦＥＴ２のドレイン・ゲート間に接続さ
れたものであり、ダイオード７はＦＥＴ２のゲート・ソ
ース間に形成されたショットキーダイオードである。

このような構成において、ドレインに電圧Ｖ＾を印加し
、ソースに電圧ｖＡよりも低い電圧ＶＢを印加すると、
ＦＥＴ２のゲート・ソース間には抵抗３とダイオード７
との抵抗比で定まる電圧が印加され、電流がわずかに流
れる。従って、ダイオード７の端子間、つまり、ＦＥＴ
２のゲート・ソース間には正の電圧Ｖ　　が発生する。

この電ｇｓ２ 圧Ｖ　　は上記のように抵抗３の値に応じて設定ｇｓ２ できるため、所望のドレイン●ソース電流■ｄｓ２が得
られる。従って、負荷回路４に供給される定電流の値は
、抵抗３とＦＥＴ２のゲート・ソース間の抵抗分との比
を適宜選択することにより可変することが出来、負荷回
路４に大きな値を持った定電流を供給することが出来る
。

このため、負荷回路４に供給する定電流を大きくするた
めに、従来のように、定電流源回路を構成するＦＥＴの
ゲート幅を大きくする必要は無くなる。すなわち、本実
施例によれば、ＦＥＴ２のゲート幅が小さいままの状態
で、つまり、チップ面積を増大させずに、負荷回路４に
大きな定電流を供給することが可能になる。

また、高周波的に見た本回路のドレインコンダクタンス
ｇｄは、抵抗３の抵抗値をＲ１とすると次式のように示
される。

ｇｄ−１／Ｒｌ＋ｇｄ２ ここで、抵抗値Ｒ１を十分に大きな値に設定すれば、回
路全体のドレインコンダクタンスｇｄを増加させずに、
負荷回路４に供給される定電流を大きなものとすること
が出来る。また、抵抗３は薄膜技術により制御性良く形
成されるため、抵抗！ｉｉＲ１の値を精度良く設定する
ことが可能である。

このため、当初設計した抵抗値Ｒ１とダイオード７との
抵抗分の比は製造バラツキによってほとんど変化せず、
ほぼ設計通りの回路が実現される。

第３図は抵抗値Ｒ１を１０［ＭΩ］とし、ＦＥＴ２のゲ
ート幅を２０［μｍ］とした場合における、ＦＥＴ２の
ドレイン・ソース間電圧ｖｄｓとドレイン・ソース電流
Ｉｄｓとの関係を示すグラフであり、実測値を基に描か
れている。なお、グラフの横軸は電圧Ｖ，８［Ｖ］を示
し、縦軸は電流Ｉｄｓ（Ｘ　１　０−２［Ａ］　）を示
す。

従来は１〜２　［ｍＡ］程度の電流Ｉｄｓしか得られな
かったが、本実施例によれば、同図に示されるように、
ゲート幅が２０Ｅμｍ］という小さい幅で約５　［ｍＡ
］程度の電流■ｄｓが得られる。従って、小さなゲート
幅で大きな定電流を負荷回路４に供給することが可能と
なる。

〔発明の効果〕

以上説明したように本発明によれば、ＦＥＴのゲート・
ソース間には、ドレイン◆ゲート間に接続された抵抗と
ゲート・ソース間に存在する抵抗分との比によって定ま
る電圧が印加され、電流がわずかに流れる。そして、こ
のわずかな電流によってＦＥＴのゲート●ソース間には
正の電圧が発生する。

このため、発生する電圧に応じたドレイン●ソース電流
をＦＥＴに流すことが出来、従来のようにＦＥＴのゲー
ト幅を大きくせずに、負荷回路に大きな値の定電流を供
給することが出来てチップ面積が大きくならないという
効果を有する。しかも、ＦＥＴのドレインコンダクタン
スを増加させずに大きな定電流を負荷回路に供給するこ
とが出来、回路の内部インピーダンスが高く維持され、
負荷回路に供給される電流は安定化するという効果をも
有する。

【図面の簡単な説明】

第１図は本発明の一実施例の構戊を示す回路図、第２図
は第１図に示された回路の等価回路図、第３図はＦＥＴ
２のドレイン・ソース間電圧ｖｄｓとドレイン・ソース
電流Ｉｄｓとの関係の一例を示すグラフ、第４図は従来
の構戊を示す回路図である。 ２・・・電界効果トランジスタ（ＦＥＴ）　、３・・・
抵抗、４・・・負荷回路。

Claims (1)

【特許請求の範囲】
1. 　電界効果トランジスタと、この電界効果トランジスタ
   のドレイン・ゲート間に接続された抵抗とを備えて構成
   された定電流源回路。