JPH0355612A - 定電流源回路 - Google Patents
定電流源回路Info
- Publication number
- JPH0355612A JPH0355612A JP19180189A JP19180189A JPH0355612A JP H0355612 A JPH0355612 A JP H0355612A JP 19180189 A JP19180189 A JP 19180189A JP 19180189 A JP19180189 A JP 19180189A JP H0355612 A JPH0355612 A JP H0355612A
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- 230000002411 adverse Effects 0.000 abstract 1
- 101100484930 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VPS41 gene Proteins 0.000 description 11
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
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Landscapes
- Control Of Electrical Variables (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔産業上の利用分野〕
本発明は定電流源回路に関し、特に電界効果トランジス
タを用いて構成された定電流源回路に関するものである
。 〔従来の技術〕 従来、この種の定電流源回路としては第４図に示される
回路形態が一般的に使用されている。 ゲートおよびソースが短絡された電界効果トランジスタ
（ＦＥＴ）１は、そのドレイン側に電圧Ｖ が印加され
、ソース側には電圧ｖＡよりも低Ａ い電圧ＶＢが印加される。そして、図示しない負荷回路
がドレイン・ソース回路に直列に接続される。ＦＥＴＩ
のドレイン・ソース電流’ｄｓは、ドレイン・ソース間
電圧ｖｄｓが所定の電圧値（ピンチオフ電圧）以上であ
る場合には定電流性を有するため、この定電流性を利用
して負荷回路に安定した定電流が供給される。 〔発明が解決しようとする課題〕 しかしながら、上記従来の定電流源回路にあっては、ゲ
ート・ソース間が短絡されてゲート●ソース間電圧ｖｇ
８が０
タを用いて構成された定電流源回路に関するものである
。 〔従来の技術〕 従来、この種の定電流源回路としては第４図に示される
回路形態が一般的に使用されている。 ゲートおよびソースが短絡された電界効果トランジスタ
（ＦＥＴ）１は、そのドレイン側に電圧Ｖ が印加され
、ソース側には電圧ｖＡよりも低Ａ い電圧ＶＢが印加される。そして、図示しない負荷回路
がドレイン・ソース回路に直列に接続される。ＦＥＴＩ
のドレイン・ソース電流’ｄｓは、ドレイン・ソース間
電圧ｖｄｓが所定の電圧値（ピンチオフ電圧）以上であ
る場合には定電流性を有するため、この定電流性を利用
して負荷回路に安定した定電流が供給される。 〔発明が解決しようとする課題〕 しかしながら、上記従来の定電流源回路にあっては、ゲ
ート・ソース間が短絡されてゲート●ソース間電圧ｖｇ
８が０
本発明はこのような課題を解消するためになされたもの
で、電界効果トランジスタと、この電界効果トランジス
タのドレイン・ゲート間に接続されたショットキーダイ
オードとを備えて構成されたものである。 〔作用〕 ＦＥＴのゲート●ソース間には、ドレイン・ゲート間に
接続されたショットキーダイオードの有する高抵抗分と
ＦＥＴのゲート・ソース間に存在する抵抗分との比によ
って定まる電圧が印加され、ＦＥＴのゲート・ソース間
には正の電圧が発生する。 〔実施例〕 第１図は本発明の一実施例の横成を示す回路図である。 ＦＥＴ２はＭＥＳＦＥＴ （ショットキーバリア形ＦＥ
Ｔ）横造に形成されている。つまり、ｎ形のガリウム砒
素（ＧａＡｓ）半導体基板上にはゲート電極がショット
キー接触して形成されており、ドレイン電極およびソー
ス電極がオーミック接触して形成されている。また、Ｆ
ＥＴ２のドレイン・ソース間にはショットキーダイオー
ド３が形成されており、そのカソードはＦＥＴ２のドレ
インに接続され、アノードはＦＥＴ２のゲートに接続さ
れている。これらＦＥＴ２とショットキーダイオード３
とは定電流源回路を構成し、ＦＥＴ２のドレイン・ソー
ス回路に直列に負荷回路４が接続されている。 この定電流源回路の等価回、路は第２図に示される。 ＦＥＴ２の定電流供給機能に基づく電流源５により、Ｆ
ＥＴ２のドレイン●ソース間には電流が流れる。この電
流源５から負荷回路４に供給される電流は、ＦＥＴ２の
ゲート・ソース間電圧をお、定数ＫはＦＥＴ２のＫ値で
ある。抵抗６はＦＥＴ２のドレインに生じる抵抗分であ
り、その抵抗値はドレインコンダクタンスｇｄ２の逆数
である１／ｇｄ２として示される。ショットキーダイ・
オード３は上記のＦＥＴ２のドレイン・ゲート間に接続
されたものであり、ダイオード７はＦＥＴ２のゲート・
ソース間に形成されたショットキーダイオードである。 このような構成において、ドレインに電圧ｖＡを印加し
、ソースに電圧Ｖｔ，よりも低い電圧Ｖｎを印加すると
、ＦＥＴ２のゲート◆ソース間にはダイオード３とダイ
オード７とが有する各抵抗分の比で定まる電圧が印加さ
れる。ショットキーダイオード３は印加電圧に対して逆
方向に接続されているため、非常に大きな抵抗分となる
。従って、ダイオード７にはほとんど電流が流れない状
態でこのダイオード７の端子間、つまり、ＦＥＴ２のゲ
ート・ソース間には正の電圧Ｖ が発生する。 ｇｓ２ この電圧Ｖ は上記のようにダイオード３の有ｇｓ２ する抵抗分の値に応じて設定できるため、所望のドレイ
ン・ソース電流■ が得られる。従って、ｄｓ２ 負荷回路４に供給される定電流の値は、ショット牛−ダ
イオード３とＦＥＴ２のゲート・ソース間の抵抗分との
比を適宜選択することにより可変することが出来、負荷
回路４に大きな値を持った定電流を供給することが出来
る。 このため、負荷回路４に供給する定電流を大きくするた
めに、従来のように、定電流源回路を構戊するＦＥＴの
ゲート幅を大きくする必要は無くなる。すなわち、本実
施例によれば、ＦＥＴ２のゲート幅が小さいままの状態
で、つまり、チップ面積を増大させずに、負荷回路４に
大きな定電流を供給することが可能になる。また、ゲー
ト幅が小さいため、ドレインコンダクタンスは増加せず
、ＦＥＴ２のドレイン抵抗の大きさは低下しない。 このため、電流源回路として必要とされる内部インピー
ダンスは高く維持でき、安定した電流を負荷回路４に供
給するこ−とが出来る。 さらに、ＦＥＴ２のゲート◆ソース間（ダイオード７の
端子間）にはほとんど電流が流れないため、ＦＥＴの好
ましい使い方が出来る。また、ＦＥＴ２のゲート幅が小
さい時にはそのゲート・ソース間の抵抗分は大きくなり
、その抵抗分に応じてＦＥＴ２のドレイン●ゲート間に
接続される素子の抵抗分を大きくする必要がある。本実
施例においては、それをショットキーダイオード３を用
いて構成しているため、その接合幅をＦＥＴ２のゲート
幅に比較して容易に小さくすることが出来るため、容易
に大きな抵抗分を形或させることが可能である。 第３図は、第１図に示された回路構成において、ＦＥＴ
２のドレイン端子に負荷回路４を接続していない状態に
おけるゲート・ソース間電圧Ｖ とｇｓ ゲート・ソース電流Ｉ との関係の一例を示すグｇｓ ラフである。つまり、ショットキーダイオード３の接合
幅とＦＥＴ２のゲート幅とを等しく共に２０［μｍ］に
設定し、ソースを接地した場合における関係を示す。こ
の横軸は電圧Ｖ ［Ｖ］をｇＳ 示し、１目盛り（ｌｄｉｖ．）が０．２４ ［Ｖ］であ
り、縦軸は電流１ ［ｐＡ］を示し、ｌｄｉｇＳ ■．が１００ ［ｐＡ］である。 例えば、ＦＥＴ２のドレイン・ソース間電圧Ｖｄｓとし
て１．３ ［Ｖ］を印加すると、各ダイオード３．７に
は約２００ ［ｐＡ］の電流が流れ、ダイオード７の端
子間電圧、つまり、ＦＥＴ２のゲート・ソース間電圧Ｖ
は約０．１５ ［Ｖ］にｇＳ なる。また、ショットキーダイオード３の電圧電流特性
も、その接合幅がＦＥＴ２のゲート幅と等しいことから
同図と同様に示され、その第３象現において、約２００
［ｐＡ］の電流が流れるとその端子間電圧は約１．１
５［Ｖ］になる。このように、ショットキーダイオード
３により、ＦＥＴ２のゲート・ソース間には正の電圧（
０．１５［Ｖ］）を発生させることが出来、負荷回路４
には大きな定電流を供給することが可能となる。 〔発明の効果〕 以上説明したように本発明によれば、ＦＥＴのゲート・
ソース間には、ドレイン・ゲート間に接続されたショッ
トキーダイオードの有する高抵抗分とＦＥＴのゲート・
ソース間に存在する抵抗分との比によって定まる電圧が
印加され、ＦＥＴのゲート・ソース間には正の電圧が発
生する。 このため、発生する電圧に応じたドレイン◆ソース電流
をＦＥＴに流すことが出来、従来のようにＦＥＴのゲー
ト幅を大きくせずに、負荷回路に大きな値の定電流を供
給することが出来、チップ面積が増大しないという効果
を有する。しかも、ＦＥＴのドレインコンダクタンスを
増加させずに大きな定電流を負荷回路に供給することが
出来るため、回路の内部インピーダンスは高くなって供
給される電流は安定化するという効果をも有する。
で、電界効果トランジスタと、この電界効果トランジス
タのドレイン・ゲート間に接続されたショットキーダイ
オードとを備えて構成されたものである。 〔作用〕 ＦＥＴのゲート●ソース間には、ドレイン・ゲート間に
接続されたショットキーダイオードの有する高抵抗分と
ＦＥＴのゲート・ソース間に存在する抵抗分との比によ
って定まる電圧が印加され、ＦＥＴのゲート・ソース間
には正の電圧が発生する。 〔実施例〕 第１図は本発明の一実施例の横成を示す回路図である。 ＦＥＴ２はＭＥＳＦＥＴ （ショットキーバリア形ＦＥ
Ｔ）横造に形成されている。つまり、ｎ形のガリウム砒
素（ＧａＡｓ）半導体基板上にはゲート電極がショット
キー接触して形成されており、ドレイン電極およびソー
ス電極がオーミック接触して形成されている。また、Ｆ
ＥＴ２のドレイン・ソース間にはショットキーダイオー
ド３が形成されており、そのカソードはＦＥＴ２のドレ
インに接続され、アノードはＦＥＴ２のゲートに接続さ
れている。これらＦＥＴ２とショットキーダイオード３
とは定電流源回路を構成し、ＦＥＴ２のドレイン・ソー
ス回路に直列に負荷回路４が接続されている。 この定電流源回路の等価回、路は第２図に示される。 ＦＥＴ２の定電流供給機能に基づく電流源５により、Ｆ
ＥＴ２のドレイン●ソース間には電流が流れる。この電
流源５から負荷回路４に供給される電流は、ＦＥＴ２の
ゲート・ソース間電圧をお、定数ＫはＦＥＴ２のＫ値で
ある。抵抗６はＦＥＴ２のドレインに生じる抵抗分であ
り、その抵抗値はドレインコンダクタンスｇｄ２の逆数
である１／ｇｄ２として示される。ショットキーダイ・
オード３は上記のＦＥＴ２のドレイン・ゲート間に接続
されたものであり、ダイオード７はＦＥＴ２のゲート・
ソース間に形成されたショットキーダイオードである。 このような構成において、ドレインに電圧ｖＡを印加し
、ソースに電圧Ｖｔ，よりも低い電圧Ｖｎを印加すると
、ＦＥＴ２のゲート◆ソース間にはダイオード３とダイ
オード７とが有する各抵抗分の比で定まる電圧が印加さ
れる。ショットキーダイオード３は印加電圧に対して逆
方向に接続されているため、非常に大きな抵抗分となる
。従って、ダイオード７にはほとんど電流が流れない状
態でこのダイオード７の端子間、つまり、ＦＥＴ２のゲ
ート・ソース間には正の電圧Ｖ が発生する。 ｇｓ２ この電圧Ｖ は上記のようにダイオード３の有ｇｓ２ する抵抗分の値に応じて設定できるため、所望のドレイ
ン・ソース電流■ が得られる。従って、ｄｓ２ 負荷回路４に供給される定電流の値は、ショット牛−ダ
イオード３とＦＥＴ２のゲート・ソース間の抵抗分との
比を適宜選択することにより可変することが出来、負荷
回路４に大きな値を持った定電流を供給することが出来
る。 このため、負荷回路４に供給する定電流を大きくするた
めに、従来のように、定電流源回路を構戊するＦＥＴの
ゲート幅を大きくする必要は無くなる。すなわち、本実
施例によれば、ＦＥＴ２のゲート幅が小さいままの状態
で、つまり、チップ面積を増大させずに、負荷回路４に
大きな定電流を供給することが可能になる。また、ゲー
ト幅が小さいため、ドレインコンダクタンスは増加せず
、ＦＥＴ２のドレイン抵抗の大きさは低下しない。 このため、電流源回路として必要とされる内部インピー
ダンスは高く維持でき、安定した電流を負荷回路４に供
給するこ−とが出来る。 さらに、ＦＥＴ２のゲート◆ソース間（ダイオード７の
端子間）にはほとんど電流が流れないため、ＦＥＴの好
ましい使い方が出来る。また、ＦＥＴ２のゲート幅が小
さい時にはそのゲート・ソース間の抵抗分は大きくなり
、その抵抗分に応じてＦＥＴ２のドレイン●ゲート間に
接続される素子の抵抗分を大きくする必要がある。本実
施例においては、それをショットキーダイオード３を用
いて構成しているため、その接合幅をＦＥＴ２のゲート
幅に比較して容易に小さくすることが出来るため、容易
に大きな抵抗分を形或させることが可能である。 第３図は、第１図に示された回路構成において、ＦＥＴ
２のドレイン端子に負荷回路４を接続していない状態に
おけるゲート・ソース間電圧Ｖ とｇｓ ゲート・ソース電流Ｉ との関係の一例を示すグｇｓ ラフである。つまり、ショットキーダイオード３の接合
幅とＦＥＴ２のゲート幅とを等しく共に２０［μｍ］に
設定し、ソースを接地した場合における関係を示す。こ
の横軸は電圧Ｖ ［Ｖ］をｇＳ 示し、１目盛り（ｌｄｉｖ．）が０．２４ ［Ｖ］であ
り、縦軸は電流１ ［ｐＡ］を示し、ｌｄｉｇＳ ■．が１００ ［ｐＡ］である。 例えば、ＦＥＴ２のドレイン・ソース間電圧Ｖｄｓとし
て１．３ ［Ｖ］を印加すると、各ダイオード３．７に
は約２００ ［ｐＡ］の電流が流れ、ダイオード７の端
子間電圧、つまり、ＦＥＴ２のゲート・ソース間電圧Ｖ
は約０．１５ ［Ｖ］にｇＳ なる。また、ショットキーダイオード３の電圧電流特性
も、その接合幅がＦＥＴ２のゲート幅と等しいことから
同図と同様に示され、その第３象現において、約２００
［ｐＡ］の電流が流れるとその端子間電圧は約１．１
５［Ｖ］になる。このように、ショットキーダイオード
３により、ＦＥＴ２のゲート・ソース間には正の電圧（
０．１５［Ｖ］）を発生させることが出来、負荷回路４
には大きな定電流を供給することが可能となる。 〔発明の効果〕 以上説明したように本発明によれば、ＦＥＴのゲート・
ソース間には、ドレイン・ゲート間に接続されたショッ
トキーダイオードの有する高抵抗分とＦＥＴのゲート・
ソース間に存在する抵抗分との比によって定まる電圧が
印加され、ＦＥＴのゲート・ソース間には正の電圧が発
生する。 このため、発生する電圧に応じたドレイン◆ソース電流
をＦＥＴに流すことが出来、従来のようにＦＥＴのゲー
ト幅を大きくせずに、負荷回路に大きな値の定電流を供
給することが出来、チップ面積が増大しないという効果
を有する。しかも、ＦＥＴのドレインコンダクタンスを
増加させずに大きな定電流を負荷回路に供給することが
出来るため、回路の内部インピーダンスは高くなって供
給される電流は安定化するという効果をも有する。
第１図は本発明の一実施例の構成を示す回路図、第２図
は第１図に示された回路の等価回路図、第３図はＦＥＴ
２のゲート・ソース間電圧Ｖ とゲｇｓ 一ト・ソース電流■ との関係の一例を示すグラｇＳ フ、第４図は従来の構戊を示す回路図である。 ２・・・電界効果トランジスタ（ＦＥＴ） 、３・・・
ショットキーダイオード、４・・・負荷回路。
は第１図に示された回路の等価回路図、第３図はＦＥＴ
２のゲート・ソース間電圧Ｖ とゲｇｓ 一ト・ソース電流■ との関係の一例を示すグラｇＳ フ、第４図は従来の構戊を示す回路図である。 ２・・・電界効果トランジスタ（ＦＥＴ） 、３・・・
ショットキーダイオード、４・・・負荷回路。
Claims (1)
- 電界効果トランジスタと、カソードがこの電界効果ト
ランジスタのドレインに接続されアノードが前記電界効
果トランジスタのゲートに接続されたショットキーダイ
オードとを備えて構成された定電流源回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19180189A JPH0355612A (ja) | 1989-07-25 | 1989-07-25 | 定電流源回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19180189A JPH0355612A (ja) | 1989-07-25 | 1989-07-25 | 定電流源回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0355612A true JPH0355612A (ja) | 1991-03-11 |
Family
ID=16280764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19180189A Pending JPH0355612A (ja) | 1989-07-25 | 1989-07-25 | 定電流源回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0355612A (ja) |
-
1989
- 1989-07-25 JP JP19180189A patent/JPH0355612A/ja active Pending
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