JPH0355906A - 演算増幅回路 - Google Patents
演算増幅回路Info
- Publication number
- JPH0355906A JPH0355906A JP19170489A JP19170489A JPH0355906A JP H0355906 A JPH0355906 A JP H0355906A JP 19170489 A JP19170489 A JP 19170489A JP 19170489 A JP19170489 A JP 19170489A JP H0355906 A JPH0355906 A JP H0355906A
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- Japan
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- signal
- circuit
- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
？発明は演算増幅回路に関し、特に集積回路に適した演
算増幅回路に関する。
算増幅回路に関する。
従来、この種の演算増幅回路は種々提案されているが、
その中で、第２図に示すようなフォールデッド・カスコ
ード型の演算増幅回路が知られている． この回路は、Ｐ型のトランジスタＱ，。〜Ｑ３■を備え
第１及び第２の入力信号ＩＮ．，ｒＮｔを入力して第１
及び第２の差動信号を出力する差動対回路ＩＡと、Ｎ型
のトランジスタＱｓｓ， Ｑ３４を備え、前記第１の差
動信号を入力して第１のカスフード信号を出力する第１
のカスフード段回路２Ｇと、Ｎ型のトランジスタＱｓｔ
ｐ Ｑｓｓを備え、前記第２０差動信号を入力して第２
のカスコード信号を出力する第２のカスコード段回路２
Ｍと、Ｐ型のトランジスタＱ，，，Ｑ，。を備え前記第
１及び第２のカスコード信号を入力してシングルエンド
信号を出力するシングルエンド変換回路３ｃと、ゲート
に前記シングルエンド信号を入力しドレインな出力端子
Ｔ０と接続するＰ型のトランジスタＱ４。、及びゲート
にバイアス電圧を印加しドレインを出力端子Ｔ０と接続
するＮ型のトランジスタＯｓｅを備え、Ａ級増幅動作を
行う出力回路５Ａと、トランジスタＱｚｓ〜Ｑ２．、及
び定電流源工，を備えトランジスタＱｓｏ＋ Ｑｓｓｐ
Ｑｓ＊＋ Ｑｓｔ＋ Ｑ３１＃ Ｑ４ｏにバイアス電
圧を供給するバイアス回路４Ａとを有する構或となって
いた。
その中で、第２図に示すようなフォールデッド・カスコ
ード型の演算増幅回路が知られている． この回路は、Ｐ型のトランジスタＱ，。〜Ｑ３■を備え
第１及び第２の入力信号ＩＮ．，ｒＮｔを入力して第１
及び第２の差動信号を出力する差動対回路ＩＡと、Ｎ型
のトランジスタＱｓｓ， Ｑ３４を備え、前記第１の差
動信号を入力して第１のカスフード信号を出力する第１
のカスフード段回路２Ｇと、Ｎ型のトランジスタＱｓｔ
ｐ Ｑｓｓを備え、前記第２０差動信号を入力して第２
のカスコード信号を出力する第２のカスコード段回路２
Ｍと、Ｐ型のトランジスタＱ，，，Ｑ，。を備え前記第
１及び第２のカスコード信号を入力してシングルエンド
信号を出力するシングルエンド変換回路３ｃと、ゲート
に前記シングルエンド信号を入力しドレインな出力端子
Ｔ０と接続するＰ型のトランジスタＱ４。、及びゲート
にバイアス電圧を印加しドレインを出力端子Ｔ０と接続
するＮ型のトランジスタＯｓｅを備え、Ａ級増幅動作を
行う出力回路５Ａと、トランジスタＱｚｓ〜Ｑ２．、及
び定電流源工，を備えトランジスタＱｓｏ＋ Ｑｓｓｐ
Ｑｓ＊＋ Ｑｓｔ＋ Ｑ３１＃ Ｑ４ｏにバイアス電
圧を供給するバイアス回路４Ａとを有する構或となって
いた。
この回路は、入力電圧範囲が広く、周波数特性が良好で
あることが知られている。
あることが知られている。
上述した従来の演算増幅回路は、出力回路５ＡがＡ級増
幅動作を行う構或となっているので、負荷に対する吸い
込み電流（第２図の回路の極性の場合）の最大値はトラ
ンジスタＱ，。のバイアス電流値であり、従って、この
演算増幅回路の動作速度を高速とする為には、トランジ
スタＱ３１のバイアス電流値を大きく設定しておく必要
があり、これは必然的に消費電力の増加を招き、許容消
費電力が小さい時は動作速度が大きく制限されるという
欠点があった． 本発明の目的は、消費電力の効率化をはかり動作速度を
高速化することができる演算増幅回路を提供することに
ある． 〔課題を解決するための手段〕 本発明の演算増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力する一導電型の第１及び第
２のトランジスタを備え第１及び第２０差動信号を出力
する差動対回路と、逆導電型の第３のトランジスタを備
え前記第２の差動信号を入力して第１のカスコード信号
を出力する第１のカスコード段回路と、逆導電型の第４
のトランジスタを備え前記第２０差動信号を入力して第
２のカスコード信号を出力する第２のカスコード段回路
と、逆導電型の第５のトランジスタを備え前記第１の差
動信号を入力して第３のカスコード信号を出力する第３
のカスフード段回路と、逆導電型の第６のトランジスタ
を備え前記第ｌの差動信号を入力して第４のカスコード
信号を出力する第４のカスコード段回路と、一導電型の
第７のトランジスタを備え前記第１のカスコード信号を
入力して第５のカスコード信号を出力する第５のカスコ
ード段回路と、一導電型の第８のトランジスタを備え前
記第４のカスフード信号を入力して第６のカスコード信
号を出力する第６のカスコード段回路と、第１及び第２
の入力端にそれぞれ対応して前記第２及び第３のカスコ
ード信号を入力し第１のシングルエンド信号を出力する
第１のシングルエンド変換回路と、第１及び第２の入力
端にそれぞれ対応して前記第５及び第６のカスコード信
号を入力し第２のシングルエンド信号を出力する第２の
シングルエンド変換回路と、ゲートに前記第１及び第２
のシングルエンド信号をそれぞれ対応して入力しドレイ
ンを共に出力端子と接続する一導電型及び逆導電型の第
９及び第１０のトランジスタを備えた出力回路とを有し
ている。
幅動作を行う構或となっているので、負荷に対する吸い
込み電流（第２図の回路の極性の場合）の最大値はトラ
ンジスタＱ，。のバイアス電流値であり、従って、この
演算増幅回路の動作速度を高速とする為には、トランジ
スタＱ３１のバイアス電流値を大きく設定しておく必要
があり、これは必然的に消費電力の増加を招き、許容消
費電力が小さい時は動作速度が大きく制限されるという
欠点があった． 本発明の目的は、消費電力の効率化をはかり動作速度を
高速化することができる演算増幅回路を提供することに
ある． 〔課題を解決するための手段〕 本発明の演算増幅回路は、ゲートに第１及び第２の入力
信号をそれぞれ対応して入力する一導電型の第１及び第
２のトランジスタを備え第１及び第２０差動信号を出力
する差動対回路と、逆導電型の第３のトランジスタを備
え前記第２の差動信号を入力して第１のカスコード信号
を出力する第１のカスコード段回路と、逆導電型の第４
のトランジスタを備え前記第２０差動信号を入力して第
２のカスコード信号を出力する第２のカスコード段回路
と、逆導電型の第５のトランジスタを備え前記第１の差
動信号を入力して第３のカスコード信号を出力する第３
のカスフード段回路と、逆導電型の第６のトランジスタ
を備え前記第ｌの差動信号を入力して第４のカスコード
信号を出力する第４のカスコード段回路と、一導電型の
第７のトランジスタを備え前記第１のカスコード信号を
入力して第５のカスコード信号を出力する第５のカスコ
ード段回路と、一導電型の第８のトランジスタを備え前
記第４のカスフード信号を入力して第６のカスコード信
号を出力する第６のカスコード段回路と、第１及び第２
の入力端にそれぞれ対応して前記第２及び第３のカスコ
ード信号を入力し第１のシングルエンド信号を出力する
第１のシングルエンド変換回路と、第１及び第２の入力
端にそれぞれ対応して前記第５及び第６のカスコード信
号を入力し第２のシングルエンド信号を出力する第２の
シングルエンド変換回路と、ゲートに前記第１及び第２
のシングルエンド信号をそれぞれ対応して入力しドレイ
ンを共に出力端子と接続する一導電型及び逆導電型の第
９及び第１０のトランジスタを備えた出力回路とを有し
ている。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の一実施例を示す回路図である．この実
施例は、ゲートに第１及び第２の入力信号ＩＮＩ，ＩＮ
Ｉをそれぞれ対応して入力しンースを共通接続するＰ型
の第１及び第２のトランジスタＱ ｒ ， Ｑ ｓと、
これらトランジスタＱ ｔ ， Ｑ ｓのソースと電源
端子（電圧ｖｐ）との間に接続されたトランジスタＱ，
とを備えトランジスタＱ７，Ｑ．のドレインから第１及
び第２の差動信号を出力する差動対回路１と、Ｎ型の第
３のトランジスタＱ１。及びトランジスタＱ０を備え前
記第２の差動信号を入力して第ｌのカスコード信号を出
力スる第１のカスコード段回路２Ａと、Ｎ型の第４のト
ランジスタＱｌ１及び第ｌのカスプード段回路２Ａと共
用のトランジスタＱ，を備え前記第２の差動信号を入力
して第２のカスコード信号を出力する第２のカスコード
段回路２Ｂと、Ｎ型の第５のトランジスタＱｌ４及びト
ランジスタＱ１．を備え前記第１の差動信号を入力して
第３のカスフード信号を出力する第３のカスコード段回
路２ｃと、Ｎ型の第６のトランジスタＱｌｌ及び第３の
カスコード段回路２。と共用のトランジスタｑ＋ｓを備
え前記第１の差動信号を入力して第４のカスコード信号
を出力する第４のカスコード段回路２Ｄと、Ｐ型の第７
のトランジスタＱ．及びトランジスタＱ１．を備え前記
第１のカスコード信号を入力して第５のカスコード信号
を出力する第５のカスコード段回路２８と、Ｐ型の第８
のトランジスタＱ２ｌ及びトランジスタＱ，。を備え前
記第４のカスコード信号を入力して第６のカスコード信
号を出力する第６のカスコード段回路２，と、Ｐ型のト
ランジスタＱ１．，Ｑ，３を備え第１及び第２の入力端
にそれぞれ対応して前記第２及び第３のカスコード信号
を入力し第１のシングルエンド信号を出力する第１のシ
ングルエンド変換回路３Ａと、トランジスタＱ．，，Ｑ
．．を備え第１及び第２の入力端にそれぞれ対応して前
記第５及び第６のカスコード信号を入力し第２のシング
ルエンド信号を出力する第２のシングルエンド変換回路
３Ｂと、Ｎ型のトランジスタＱ１〜Ｑ４，Ｐ型のトラン
ジスタＱ，及び逆電流源Ｉ１を備えトランジスタＱ ｓ
， Ｑ ＊〜Ｑ．．，Ｑ，．〜Ｑ ｒ ＊ ａ Ｑ
＋ ｓ〜Ｑｌ，にバイアス電圧な供給するバイアス回路
４と、ゲートに前記第１及び第２のシングルエンド信号
をそれぞれ対応して入力しドレインを共に出力端子Ｔ０
と接続するＰ型及びＮ型の第９及び第１０のトランジス
タＱ２４，Ｑ２３を備えた出力回路５とを有する構成と
なっている。
施例は、ゲートに第１及び第２の入力信号ＩＮＩ，ＩＮ
Ｉをそれぞれ対応して入力しンースを共通接続するＰ型
の第１及び第２のトランジスタＱ ｒ ， Ｑ ｓと、
これらトランジスタＱ ｔ ， Ｑ ｓのソースと電源
端子（電圧ｖｐ）との間に接続されたトランジスタＱ，
とを備えトランジスタＱ７，Ｑ．のドレインから第１及
び第２の差動信号を出力する差動対回路１と、Ｎ型の第
３のトランジスタＱ１。及びトランジスタＱ０を備え前
記第２の差動信号を入力して第ｌのカスコード信号を出
力スる第１のカスコード段回路２Ａと、Ｎ型の第４のト
ランジスタＱｌ１及び第ｌのカスプード段回路２Ａと共
用のトランジスタＱ，を備え前記第２の差動信号を入力
して第２のカスコード信号を出力する第２のカスコード
段回路２Ｂと、Ｎ型の第５のトランジスタＱｌ４及びト
ランジスタＱ１．を備え前記第１の差動信号を入力して
第３のカスフード信号を出力する第３のカスコード段回
路２ｃと、Ｎ型の第６のトランジスタＱｌｌ及び第３の
カスコード段回路２。と共用のトランジスタｑ＋ｓを備
え前記第１の差動信号を入力して第４のカスコード信号
を出力する第４のカスコード段回路２Ｄと、Ｐ型の第７
のトランジスタＱ．及びトランジスタＱ１．を備え前記
第１のカスコード信号を入力して第５のカスコード信号
を出力する第５のカスコード段回路２８と、Ｐ型の第８
のトランジスタＱ２ｌ及びトランジスタＱ，。を備え前
記第４のカスコード信号を入力して第６のカスコード信
号を出力する第６のカスコード段回路２，と、Ｐ型のト
ランジスタＱ１．，Ｑ，３を備え第１及び第２の入力端
にそれぞれ対応して前記第２及び第３のカスコード信号
を入力し第１のシングルエンド信号を出力する第１のシ
ングルエンド変換回路３Ａと、トランジスタＱ．，，Ｑ
．．を備え第１及び第２の入力端にそれぞれ対応して前
記第５及び第６のカスコード信号を入力し第２のシング
ルエンド信号を出力する第２のシングルエンド変換回路
３Ｂと、Ｎ型のトランジスタＱ１〜Ｑ４，Ｐ型のトラン
ジスタＱ，及び逆電流源Ｉ１を備えトランジスタＱ ｓ
， Ｑ ＊〜Ｑ．．，Ｑ，．〜Ｑ ｒ ＊ ａ Ｑ
＋ ｓ〜Ｑｌ，にバイアス電圧な供給するバイアス回路
４と、ゲートに前記第１及び第２のシングルエンド信号
をそれぞれ対応して入力しドレインを共に出力端子Ｔ０
と接続するＰ型及びＮ型の第９及び第１０のトランジス
タＱ２４，Ｑ２３を備えた出力回路５とを有する構成と
なっている。
かかる構戒において、入力信号ＩＮ．，ＩＮ！が入力さ
れた時の動作について説明する。
れた時の動作について説明する。
差動対回路１の差動出力、すなわち第１及び第２の差動
信号は２つの信号系路を持ち出力回路５へ伝達されるが
、その１つの信号系路は、トランジスタＱ ｌｌ＃ Ｑ
ｌ４を備えた第２及び第３のカスコード段回路２Ｂ，２
。に入力され、その出力、すなわち第２，第３のカスコ
ード信号がトランジスタＱｌ２Ｉ Ｑ１３で第１のシン
グルエンド信号に変換され、出力回路５のトランジスタ
Ｑ２４のゲートを駆動する。
信号は２つの信号系路を持ち出力回路５へ伝達されるが
、その１つの信号系路は、トランジスタＱ ｌｌ＃ Ｑ
ｌ４を備えた第２及び第３のカスコード段回路２Ｂ，２
。に入力され、その出力、すなわち第２，第３のカスコ
ード信号がトランジスタＱｌ２Ｉ Ｑ１３で第１のシン
グルエンド信号に変換され、出力回路５のトランジスタ
Ｑ２４のゲートを駆動する。
他の１つの信号系路は、トランジスタＱ．．，Ｑｌ．を
備えた第１及び第４のカスコード段回路２ Ａ ｒ２Ｄ
に入力され、その出力、すなわち第ｌ，第４の？スコー
ド信号がトランジスタｑ＋ｓ， Ｑｔ＋を備えた第５及
び第６のカスコード段回路２■ ２２に入力され、さら
にその出力、すなわち第５，第６のカスコード信号がト
ランジスタＱｌｆ＃ Ｑ２■で第２のシングルエンド信
号に変換され、出力回路５のトランジスタＱ１３のゲー
トを駆動する。
備えた第１及び第４のカスコード段回路２ Ａ ｒ２Ｄ
に入力され、その出力、すなわち第ｌ，第４の？スコー
ド信号がトランジスタｑ＋ｓ， Ｑｔ＋を備えた第５及
び第６のカスコード段回路２■ ２２に入力され、さら
にその出力、すなわち第５，第６のカスコード信号がト
ランジスタＱｌｆ＃ Ｑ２■で第２のシングルエンド信
号に変換され、出力回路５のトランジスタＱ１３のゲー
トを駆動する。
従って、出力回路５は所謂プッシュブル動作を行うこと
になり、消費電力の効率化をはかることができ、かつ負
荷に対して正負両サイクルともに高速に動作することが
できる。
になり、消費電力の効率化をはかることができ、かつ負
荷に対して正負両サイクルともに高速に動作することが
できる。
以上説明したように本発明は、出力回路をプッシュプル
動作させる構或とすることにより、消費電力の効率化を
はかることができ、かつ高速動作を達成することができ
る効果がある。又、カスフード回路の多段構戒であるの
で、発振現象に対しても安定であるという効果もある。
動作させる構或とすることにより、消費電力の効率化を
はかることができ、かつ高速動作を達成することができ
る効果がある。又、カスフード回路の多段構戒であるの
で、発振現象に対しても安定であるという効果もある。
４．
第ｌ図は本発明の一実施例を示す回路図、第２図は従来
の演算増幅回路の一例を示す回路図である。 １，ＩＡ・・・・・・差動対回路、２Ａ〜２１・・・・
・カスコード段回路、３Ａ〜３。・・・・・・シングル
エンド変換回路、４，４１・・・・・バイアス回路、５
，５Ａ・・・・・・出力回路、Ｉｌｌ Ｉ２・・・・・
・定電流源、Ｑ１〜Ｑ，。・・・・・・トランジスタ。
の演算増幅回路の一例を示す回路図である。 １，ＩＡ・・・・・・差動対回路、２Ａ〜２１・・・・
・カスコード段回路、３Ａ〜３。・・・・・・シングル
エンド変換回路、４，４１・・・・・バイアス回路、５
，５Ａ・・・・・・出力回路、Ｉｌｌ Ｉ２・・・・・
・定電流源、Ｑ１〜Ｑ，。・・・・・・トランジスタ。
Claims (1)
- ゲートに第１及び第２の入力信号をそれぞれ対応して
入力する一導電型の第１及び第２のトランジスタを備え
第１及び第２の差動信号を出力する差動対回路と、逆導
電型の第３のトランジスタを備え前記第２の差動信号を
入力して第１のカスコード信号を出力する第１のカスコ
ード段回路と、逆導電型の第４のトランジスタを備え前
記第２の差動信号を入力して第２のカスコード信号を出
力する第２のカスコード段回路と、逆導電型の第５のト
ランジスタを備え前記第１の差動信号を入力して第３の
カスコード信号を出力する第３のカスコード段回路と、
逆導電型の第６のトランジスタを備え前記第１の差動信
号を入力して第４のカスコード信号を出力する第４のカ
スコード段回路と、一導電型の第７のトランジスタを備
え前記第１のカスコード信号を入力して第５のカスコー
ド信号を出力する第５のカスコード段回路と、一導電型
の第８のトランジスタを備え前記第４のカスコード信号
を入力して第６のカスコード信号を出力する第６のカス
コード段回路と、第１及び第２の入力端にそれぞれ対応
して前記第２及び第３のカスコード信号を入力し第１の
シングルエンド信号を出力する第１のシングルエンド変
換回路と、第１及び第２の入力端にそれぞれ対応して前
記第５及び第６のカスコード信号を入力し第２のシング
ルエンド信号を出力する第２のシングルエンド変換回路
と、ゲートに前記第１及び第２のシングルエンド信号を
それぞれ対応して入力しドレインを共に出力端子と接続
する一導電型及び逆導電型の第９及び第１０のトランジ
スタを備えた出力回路とを有することを特徴とする演算
増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19170489A JPH0834390B2 (ja) | 1989-07-24 | 1989-07-24 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19170489A JPH0834390B2 (ja) | 1989-07-24 | 1989-07-24 | 演算増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0355906A true JPH0355906A (ja) | 1991-03-11 |
| JPH0834390B2 JPH0834390B2 (ja) | 1996-03-29 |
Family
ID=16279093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19170489A Expired - Lifetime JPH0834390B2 (ja) | 1989-07-24 | 1989-07-24 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0834390B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002021682A1 (en) * | 2000-09-08 | 2002-03-14 | Neo Tek Research Co., Ltd | High gain low power op amp for driving the flat panel display |
-
1989
- 1989-07-24 JP JP19170489A patent/JPH0834390B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002021682A1 (en) * | 2000-09-08 | 2002-03-14 | Neo Tek Research Co., Ltd | High gain low power op amp for driving the flat panel display |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0834390B2 (ja) | 1996-03-29 |
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