JPH03292007A - 演算増幅回路 - Google Patents
演算増幅回路Info
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- JPH03292007A JPH03292007A JP2094524A JP9452490A JPH03292007A JP H03292007 A JPH03292007 A JP H03292007A JP 2094524 A JP2094524 A JP 2094524A JP 9452490 A JP9452490 A JP 9452490A JP H03292007 A JPH03292007 A JP H03292007A
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- Japan
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- 230000003321 amplification Effects 0.000 claims description 6
- 238000003199 nucleic acid amplification method Methods 0.000 claims description 6
- 238000006243 chemical reaction Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 238000010615 ring circuit Methods 0.000 description 1
Landscapes
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は演算増幅回路に−する。
演算増幅回路は種々提案されているが、その中で第３図
に示す回路は、２段栴威Ｏ演算増幅回路として、知られ
ている。すなわち、トランジスタＱ！１ ？ ｑｓｔ
ｌ ｑｔｓで構成される差動対と、トランジスタＱｚｓ
＊ Ｑ２４で構成されるシングルエンド変換回路と、
トランジスタＱ４６ ？ Ｑ１７で１１Ｉ戚される出力
段を備え、電流源工２とトランジスタＱ２゜でバイアス
回路を構成している。
に示す回路は、２段栴威Ｏ演算増幅回路として、知られ
ている。すなわち、トランジスタＱ！１ ？ ｑｓｔ
ｌ ｑｔｓで構成される差動対と、トランジスタＱｚｓ
＊ Ｑ２４で構成されるシングルエンド変換回路と、
トランジスタＱ４６ ？ Ｑ１７で１１Ｉ戚される出力
段を備え、電流源工２とトランジスタＱ２゜でバイアス
回路を構成している。
本回路は、構成が拘単で、周波数特性が良好であること
が知られている。
が知られている。
上述した従来の演算増幅器では、スルー・レイトを大き
くする為には、差動回路のバイアス電流を増やす必要が
あるが、これによって、消費電流の増加とＤＣ％−Ｉｌ
得の低下が生じてし筐う。
くする為には、差動回路のバイアス電流を増やす必要が
あるが、これによって、消費電流の増加とＤＣ％−Ｉｌ
得の低下が生じてし筐う。
又、スルー・レイトと周波数特性が互いに関連するので
設計の自由度が低下する等の欠点があった。
設計の自由度が低下する等の欠点があった。
本発明の目的は、消費電流を増加させることなく、スル
ー・レイトを改讐可能で、しかも設計の自由度の大きい
演算増幅回路を提供することにある。
ー・レイトを改讐可能で、しかも設計の自由度の大きい
演算増幅回路を提供することにある。
本発明の演算増電回路は、第１０差動回路の第１及び第
２の出力を入力とした入力対出力の関係が下に凸の単調
増加特性を持つ第１及び第２の電流増幅回路と、前記第
１と第２の電流増幅回路の出力が共通ソース節点に接続
された第２０差動回路とを備え、前記第１．第２０差動
回路の各々のゲート入力がともに接続されて入力端子に
導出されたことを特徴とする。
２の出力を入力とした入力対出力の関係が下に凸の単調
増加特性を持つ第１及び第２の電流増幅回路と、前記第
１と第２の電流増幅回路の出力が共通ソース節点に接続
された第２０差動回路とを備え、前記第１．第２０差動
回路の各々のゲート入力がともに接続されて入力端子に
導出されたことを特徴とする。
（実施例）
次に、本発明について、図面を用いて詳細に説明する。
第１図は、本発明の一実施例を示す回路図である。第１
図に示す演算場幅回路は、トランジスタＱ、 、 Ｑ、
ｔ Ｑ、で第１の差動回路を構成し、トランジスタＱ
５ 、 Ｑｅ ｔ Ｑｌｌで第１の電流増幅回路を構成
し、トランジスタＱ１２ ｐ Ｑｌｓ ｔ Ｑｌ７で第
２の電流増幅回路を構成している。これらの電流＃ｉ輪
回路の出力は、トランジスタＱｘｏ、Ｑ□３の共通ソー
ス・節点に接続されることによシ、第２０差動回路を構
成し、この出力はトランジスタＱｓｅＱ□４のシングル
エンド変換回路を経てトランジスタＱｉａ ｔ Ｑｌ。
図に示す演算場幅回路は、トランジスタＱ、 、 Ｑ、
ｔ Ｑ、で第１の差動回路を構成し、トランジスタＱ
５ 、 Ｑｅ ｔ Ｑｌｌで第１の電流増幅回路を構成
し、トランジスタＱ１２ ｐ Ｑｌｓ ｔ Ｑｌ７で第
２の電流増幅回路を構成している。これらの電流＃ｉ輪
回路の出力は、トランジスタＱｘｏ、Ｑ□３の共通ソー
ス・節点に接続されることによシ、第２０差動回路を構
成し、この出力はトランジスタＱｓｅＱ□４のシングル
エンド変換回路を経てトランジスタＱｉａ ｔ Ｑｌ。
の出力段に誘導される。
かかる構成に於いて、第１の差動回路の差動入力電圧と
出力電流の関係を考察する。ここで電流増幅回路のトラ
ンジスタＱｓ又はＱｌ７は、三極管執域で動作していて
、入力電流の増加に対し、抵抗値は大きくなる。
出力電流の関係を考察する。ここで電流増幅回路のトラ
ンジスタＱｓ又はＱｌ７は、三極管執域で動作していて
、入力電流の増加に対し、抵抗値は大きくなる。
この結果、電流増幅回路は、下に凸の単調増加特性とな
る。従って第２図に示すように、差動入力電圧ノＶｉｎ
と２つの電流増幅回路の出力電流の和ＩｏｕｔＯ関係は
ｊＶｉｎの絶対値の増加によシ急激に増加する。この為
、スルー・レイトが大幅に改善され、又差動入力電圧が
小さい時は、第２の差動回路に供給される電流が小さい
ので、ＤＣ利得は大きく又消費電流は小さくなる。
る。従って第２図に示すように、差動入力電圧ノＶｉｎ
と２つの電流増幅回路の出力電流の和ＩｏｕｔＯ関係は
ｊＶｉｎの絶対値の増加によシ急激に増加する。この為
、スルー・レイトが大幅に改善され、又差動入力電圧が
小さい時は、第２の差動回路に供給される電流が小さい
ので、ＤＣ利得は大きく又消費電流は小さくなる。
以上説明したように本発Ｆ！Ａは、消費電流を増加させ
ることなくスルー・レイトを大輪に改善出来る。又、周
波数特性とは分離して設計出来るので、設計の自由度が
大きくなるという効果がある。
ることなくスルー・レイトを大輪に改善出来る。又、周
波数特性とは分離して設計出来るので、設計の自由度が
大きくなるという効果がある。
第１図は、本発明の一実施例を示す回路図、第２図は第
１図に示す第１０差動回路の差動入力電圧と出力電流の
関係を示した図、第３図は、従来例を示す回路図である
。 Ｑ１〜Ｑ、？・・・トランジスタ、Ｃ１，Ｃ，、・・容
量、’１ ｓ Ｉ２”・・定電流源。
１図に示す第１０差動回路の差動入力電圧と出力電流の
関係を示した図、第３図は、従来例を示す回路図である
。 Ｑ１〜Ｑ、？・・・トランジスタ、Ｃ１，Ｃ，、・・容
量、’１ ｓ Ｉ２”・・定電流源。
Claims (1)
- 第１の差動回路の第１及び第２の出力を入力とした入力
対出力の関係が下に凸の単調増加特性を持つ第１及び第
２の電流増幅回路と、前記第１と第２の電流増幅回路の
出力が共通ソース節点に接続された第２の差動回路とを
備え、前記第１、第２の差動回路の各々のゲート入力が
ともに接続されて入力端子に導出されたことを特徴とす
る演算増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094524A JPH03292007A (ja) | 1990-04-10 | 1990-04-10 | 演算増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2094524A JPH03292007A (ja) | 1990-04-10 | 1990-04-10 | 演算増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03292007A true JPH03292007A (ja) | 1991-12-24 |
Family
ID=14112719
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2094524A Pending JPH03292007A (ja) | 1990-04-10 | 1990-04-10 | 演算増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03292007A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263978A (ja) * | 1994-02-04 | 1995-10-13 | Matsushita Electric Ind Co Ltd | 演算増幅器 |
| US6377121B1 (en) * | 2000-09-29 | 2002-04-23 | Intel Corporation | Dynamic cascoding technique for operational amplifiers |
| JP2011035845A (ja) * | 2009-08-05 | 2011-02-17 | Fujitsu Ltd | 差動増幅装置 |
| JP2011211443A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | 差動増幅回路 |
-
1990
- 1990-04-10 JP JP2094524A patent/JPH03292007A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07263978A (ja) * | 1994-02-04 | 1995-10-13 | Matsushita Electric Ind Co Ltd | 演算増幅器 |
| US6377121B1 (en) * | 2000-09-29 | 2002-04-23 | Intel Corporation | Dynamic cascoding technique for operational amplifiers |
| US6621342B2 (en) | 2000-09-29 | 2003-09-16 | Intel Corporation | Dynamic cascoding technique for operational amplifiers |
| JP2011035845A (ja) * | 2009-08-05 | 2011-02-17 | Fujitsu Ltd | 差動増幅装置 |
| JP2011211443A (ja) * | 2010-03-29 | 2011-10-20 | Seiko Instruments Inc | 差動増幅回路 |
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