JPH035690B2 - - Google Patents
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- JPH035690B2 JPH035690B2 JP57192952A JP19295282A JPH035690B2 JP H035690 B2 JPH035690 B2 JP H035690B2 JP 57192952 A JP57192952 A JP 57192952A JP 19295282 A JP19295282 A JP 19295282A JP H035690 B2 JPH035690 B2 JP H035690B2
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- Japan
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- voltage
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- effect transistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/14—Modifications for compensating variations of physical values, e.g. of temperature
- H03K17/145—Modifications for compensating variations of physical values, e.g. of temperature in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】
本発明は、接合型電界効果トランジスタを用い
たアナグロスイツチ回路に関し、特にそのオン抵
抗の非対称性を改善し２次歪を低減しようとする
ものである。
たアナグロスイツチ回路に関し、特にそのオン抵
抗の非対称性を改善し２次歪を低減しようとする
ものである。
従来技術と問題点
接合型電界効果トランジスタ（FBT）のオン、
オフでアナグロ信号をスイツチングする回路で
は、該FETのオン抵抗がソースドレイン電圧の
大きさ及び極性で変動し、ひいては２次歪の発生
原因となる。第１図は従来のアナグロスイツチ回
路の一例で、J0はスイツチング用のＰチヤネル接
合型FET（以下Ｊ−FETと略す）、IDは定電流源、
EKはＪ−FET J0をオン、オフさせるもしくは導
通度を変えるための電圧源、J1はJ0のソース電圧
検出用のＪ−FETである。Ｊ−FBT J0は電圧EK
が高ければソースＳとドレインＤとの間のチヤネ
ルがゲートＧによる空乏層でピンチオフされてオ
フになり、該電圧が低ければオンになる。スイツ
チング動作の基本は、制御回路（御述する）によ
つて上記の如く電圧EKを高、低に切換えること
により行われるが、Ｊ−FET J1はこのときＪ−
FET J0のソースＳの電圧を検出し、Ｊ−FET
J0のゲート、ソース間電圧VGSOがソースＳの電圧
によらず一定になるようにゲートＧの電圧を補正
する。
オフでアナグロ信号をスイツチングする回路で
は、該FETのオン抵抗がソースドレイン電圧の
大きさ及び極性で変動し、ひいては２次歪の発生
原因となる。第１図は従来のアナグロスイツチ回
路の一例で、J0はスイツチング用のＰチヤネル接
合型FET（以下Ｊ−FETと略す）、IDは定電流源、
EKはＪ−FET J0をオン、オフさせるもしくは導
通度を変えるための電圧源、J1はJ0のソース電圧
検出用のＪ−FETである。Ｊ−FBT J0は電圧EK
が高ければソースＳとドレインＤとの間のチヤネ
ルがゲートＧによる空乏層でピンチオフされてオ
フになり、該電圧が低ければオンになる。スイツ
チング動作の基本は、制御回路（御述する）によ
つて上記の如く電圧EKを高、低に切換えること
により行われるが、Ｊ−FET J1はこのときＪ−
FET J0のソースＳの電圧を検出し、Ｊ−FET
J0のゲート、ソース間電圧VGSOがソースＳの電圧
によらず一定になるようにゲートＧの電圧を補正
する。
一般にＪ−FETでは第２図に示す如く飽和領
域及び非飽和領域を持ち、飽和領域では下式が成
り立つ。
域及び非飽和領域を持ち、飽和領域では下式が成
り立つ。
ID＝IDSS（１−VGS／Vp）2 ……(1)
上式でVGSはゲート、ソース間電圧、IDはドレ
イン電流、IDSSはVGS＝０時の飽和ドレイン電流、
Vpはピンチオフ電圧である。これに対し非飽和
領域では下式が成り立つ。
イン電流、IDSSはVGS＝０時の飽和ドレイン電流、
Vpはピンチオフ電圧である。これに対し非飽和
領域では下式が成り立つ。
上式でVDSはドレイン、ソース間電圧、Rmin
はVDS＝０、VGS＝０時のソース、ドレイン間抵
抗である。
はVDS＝０、VGS＝０時のソース、ドレイン間抵
抗である。
第１図の回路ではＪ−FET J1のドレイン電流
ID1が定電流源IDにより規定される（EK）による
逆バイアスでJ0，J1のゲート電流は流れない）の
で、(1)式によりそのゲート、ソース間電圧VGS1は
一定となる。またＪ−FET J0のゲート、ソース
間電圧VGSOもVDSに関係なく定まるため、(2)式を
VDSについて微分すると となる。従つて、ソース、ドレイン間の微分抵抗
RONは となる。但し、VDS＜０である。
ID1が定電流源IDにより規定される（EK）による
逆バイアスでJ0，J1のゲート電流は流れない）の
で、(1)式によりそのゲート、ソース間電圧VGS1は
一定となる。またＪ−FET J0のゲート、ソース
間電圧VGSOもVDSに関係なく定まるため、(2)式を
VDSについて微分すると となる。従つて、ソース、ドレイン間の微分抵抗
RONは となる。但し、VDS＜０である。
ところで、VDS＞０のときＰチヤネルのＪ−
FETはVGSに代つてVGDがIDを支配するので、 となる。ところが前述したようにVGS一定である
ため VGD＝VGS−RDS を(4)式に代入してRONを求めると となる。以上の(3)、(5)式を｜Vp｜＞｜VGS｜、｜
VP｜＞｜VGD｜という条件で図示すると第３図の
ようになり、VDS＜０ではRONがVDS＝０の場合よ
り大きくなり、逆にVDS＞０では小さくなり、非
対称性を示す。なお第３図ではVp＝1.5V、VGSO
＝0.8V（VDSO＝０とした。RONが非対称であると
電圧、電流特性も当然非対称であり、２次歪を生
じる。
FETはVGSに代つてVGDがIDを支配するので、 となる。ところが前述したようにVGS一定である
ため VGD＝VGS−RDS を(4)式に代入してRONを求めると となる。以上の(3)、(5)式を｜Vp｜＞｜VGS｜、｜
VP｜＞｜VGD｜という条件で図示すると第３図の
ようになり、VDS＜０ではRONがVDS＝０の場合よ
り大きくなり、逆にVDS＞０では小さくなり、非
対称性を示す。なお第３図ではVp＝1.5V、VGSO
＝0.8V（VDSO＝０とした。RONが非対称であると
電圧、電流特性も当然非対称であり、２次歪を生
じる。
発明の目的
本発明は、スイツチング用Ｊ−FETのドレイ
ン側からも電圧を検出してオン抵抗の変化を対称
的にし、オン抵抗を安定化すると共に２次歪を低
減しようとするものである。
ン側からも電圧を検出してオン抵抗の変化を対称
的にし、オン抵抗を安定化すると共に２次歪を低
減しようとするものである。
発明の構成
本発明は、ソース、ドレイン間に入力信号が印
加される第１の接合型電界効果トランジスタと、
一端に前期第１の接合型電界効果トランジスタの
ゲートが接続され、前期ゲートに引火する電圧を
変化して前記第１の接合型電界効果トランジスタ
の導通を制御する電圧源と、ゲートが前記第１の
接合型電界効果トランジスタのソースに接続さ
れ、ソースが前記電圧源の他端側に接続され、且
つドレインが基準電位に接続されてなり、前記第
１の接合型電界効果トランジスタの導通時に於け
るゲート、ソース間電圧を一定に保持する第２の
接合型電界効果トランジスタと、ゲートが前記第
１の接合型電界効果トランジスタのドレインに接
続され、ソースが前記第２の接合型電界効果トラ
ンジスタのソースと共に前記電圧源の他端側に接
続され、且つドレインが基準電位に接続されてな
り、前記第１の接合型電界効果トランジスタのゲ
ート、ドレイン間電圧を一定に保持する第３の接
合型電界効果トランジスタとを備えてなることを
特徴とするが、以下図示の実施例を参照しながら
これを詳細に説明する。
加される第１の接合型電界効果トランジスタと、
一端に前期第１の接合型電界効果トランジスタの
ゲートが接続され、前期ゲートに引火する電圧を
変化して前記第１の接合型電界効果トランジスタ
の導通を制御する電圧源と、ゲートが前記第１の
接合型電界効果トランジスタのソースに接続さ
れ、ソースが前記電圧源の他端側に接続され、且
つドレインが基準電位に接続されてなり、前記第
１の接合型電界効果トランジスタの導通時に於け
るゲート、ソース間電圧を一定に保持する第２の
接合型電界効果トランジスタと、ゲートが前記第
１の接合型電界効果トランジスタのドレインに接
続され、ソースが前記第２の接合型電界効果トラ
ンジスタのソースと共に前記電圧源の他端側に接
続され、且つドレインが基準電位に接続されてな
り、前記第１の接合型電界効果トランジスタのゲ
ート、ドレイン間電圧を一定に保持する第３の接
合型電界効果トランジスタとを備えてなることを
特徴とするが、以下図示の実施例を参照しながら
これを詳細に説明する。
発明の実施例
第４図は本発明の一実施例を示す回路図で、Ｊ
−FET J0のドレイン電圧を検出してゲート電圧
を補正するＪ−FET J2を追加した点が第１図と
異なる。本例の回路ではＪ−FET J0のVDSOの絶
対値が大きいとき低電位側の電極に接続されたＪ
−FET J1またはJ2のソース電圧によつてＪ−
FET J0のゲート電圧が支配される。つまり、
VDSO＜０（ソースＳよりドレインＤが低い）時は
Ｊ−FET J2が支配的となり、Ｊ−FET J0のゲ
ート電位はVDGO＝０のときより下がる。この結果
ソース、ドレイン間の微分抵抗RONはVDS＝０よ
り低下する。
−FET J0のドレイン電圧を検出してゲート電圧
を補正するＪ−FET J2を追加した点が第１図と
異なる。本例の回路ではＪ−FET J0のVDSOの絶
対値が大きいとき低電位側の電極に接続されたＪ
−FET J1またはJ2のソース電圧によつてＪ−
FET J0のゲート電圧が支配される。つまり、
VDSO＜０（ソースＳよりドレインＤが低い）時は
Ｊ−FET J2が支配的となり、Ｊ−FET J0のゲ
ート電位はVDGO＝０のときより下がる。この結果
ソース、ドレイン間の微分抵抗RONはVDS＝０よ
り低下する。
一方、VDSO＞０（ドレインＤよりソースＳが低
い）のときはＪ−FET J1が支配的となり、回路
の対称性からやはりVDS＝０よりRONが低下する。
い）のときはＪ−FET J1が支配的となり、回路
の対称性からやはりVDS＝０よりRONが低下する。
これを以下で解析する。但し、簡略化のために
J1，J2のRmin、IDSS、Vpは等しいものとする。
定電流IDは両ドレイン電流ID1、ID2の和であるか
ら、 (1)式より IDSS（１−VGS1／Vp）2 ＋IDSS（１−VGS2／Vp）＝ID ……(6) VDSO＝VGS2−VGS1 ……(7) となる。またＪ−FET J0のソース、ドレイン間
の微分抵抗RONは、VGSOがVDSOの関数であること
から となる。但し、VGSO＜０である。
J1，J2のRmin、IDSS、Vpは等しいものとする。
定電流IDは両ドレイン電流ID1、ID2の和であるか
ら、 (1)式より IDSS（１−VGS1／Vp）2 ＋IDSS（１−VGS2／Vp）＝ID ……(6) VDSO＝VGS2−VGS1 ……(7) となる。またＪ−FET J0のソース、ドレイン間
の微分抵抗RONは、VGSOがVDSOの関数であること
から となる。但し、VGSO＜０である。
(7)式を(6)式に代入してVGS2を消去すると
となり、また
VGSO＝EK−VGS1 ……(10)
であるから、
となる。得られた(9)〜（11）式を(8)式に代入する
と、RONをVDSOの関数として表わすことができる。
第５図は第４図に関し従来回路と同様にVp＝
1.5V、VGSO＝0.8V（VDSO＝０）、ID／2IDSS＝0.5（つ
まりVGS1＝VGS2＝0.44V、Ｖ＝DSO＝0V）、EK＝
1.24Vとして計算したRONの特性図で、VDSOの極
性によらずVDS＝０から遠ざかるにつれ低下する
対称性が示されている。
と、RONをVDSOの関数として表わすことができる。
第５図は第４図に関し従来回路と同様にVp＝
1.5V、VGSO＝0.8V（VDSO＝０）、ID／2IDSS＝0.5（つ
まりVGS1＝VGS2＝0.44V、Ｖ＝DSO＝0V）、EK＝
1.24Vとして計算したRONの特性図で、VDSOの極
性によらずVDS＝０から遠ざかるにつれ低下する
対称性が示されている。
第６図は具体例で、J0〜J2は第４図と同様のＪ
−FET、J3〜J6は他のＪ−FET、Q1〜G5はnpn
トランジスタ、Q6はpnpトランジスタ、R1〜R4
は抵抗である。動作を説明する。先ず、入力IN
がＬ（ロー）レベルの場合はエミツタ結合とトラ
ンジスタQ2がオフ、Q3がオンで抵抗R1に電流が
流れる。このとき抵抗R1に発生する電圧をＪ−
FETのピンチオフ電圧Vp以上に選んでおくこと
によりＪ−FET J5はカツトオフする。この結果
Ｊ−FET J6に電流が流れず、しかもJ6のゲート、
ソース間がシヨートされているのでJ6内の電圧降
下がなくなる。Ｊ−FET J5，J6とpnpトランジ
スタQ6は第４図の電圧Kを発生する回路である
が、トランジスタJ6の電圧降下がないとEKはトラ
ンジスタQ6のベース、エミツタ間電圧VBE（約
0.7V）に低下するのでスイツチング用のＪ−
FET J0はオンする。Ｊ−FET J4は定電流源IDと
して作用する。
−FET、J3〜J6は他のＪ−FET、Q1〜G5はnpn
トランジスタ、Q6はpnpトランジスタ、R1〜R4
は抵抗である。動作を説明する。先ず、入力IN
がＬ（ロー）レベルの場合はエミツタ結合とトラ
ンジスタQ2がオフ、Q3がオンで抵抗R1に電流が
流れる。このとき抵抗R1に発生する電圧をＪ−
FETのピンチオフ電圧Vp以上に選んでおくこと
によりＪ−FET J5はカツトオフする。この結果
Ｊ−FET J6に電流が流れず、しかもJ6のゲート、
ソース間がシヨートされているのでJ6内の電圧降
下がなくなる。Ｊ−FET J5，J6とpnpトランジ
スタQ6は第４図の電圧Kを発生する回路である
が、トランジスタJ6の電圧降下がないとEKはトラ
ンジスタQ6のベース、エミツタ間電圧VBE（約
0.7V）に低下するのでスイツチング用のＪ−
FET J0はオンする。Ｊ−FET J4は定電流源IDと
して作用する。
逆に入力INがＨ（ハイ）レベルの場合は、トラ
ンジスタQ2がオン、Q3がオフとなつて抵抗R1の
電圧降下が無視できる状態になり、Ｊ−FET J5
のゲート、ソース間電圧が0V付近になる。この
結果Ｊ−FET J5がオンするが、このときJ5のIDSS
をJ6のIDSSより十分大きく（例えば10倍以上）選
定しておくことにより、J5は非飽和、J6は飽和領
域に入り、VDS5＜Vp、VDS6＞Vpとなる。このた
めトランジスタQ6のエミツタ電位と無関係にＪ
−FET J0のゲート電位はVcc近くに上昇しオフ
する。こうして入力INのＨ、Ｌによりアナグロ
スイツチJ0はオンオフする。尚、Ｊ−FET J1，
J2のソース側に−VEEを印加する理由は、本アナ
ログスイツチを負電位に対しても動作可能とする
ためで、アース電位はロジツクレベルの基準電位
として用いている。
ンジスタQ2がオン、Q3がオフとなつて抵抗R1の
電圧降下が無視できる状態になり、Ｊ−FET J5
のゲート、ソース間電圧が0V付近になる。この
結果Ｊ−FET J5がオンするが、このときJ5のIDSS
をJ6のIDSSより十分大きく（例えば10倍以上）選
定しておくことにより、J5は非飽和、J6は飽和領
域に入り、VDS5＜Vp、VDS6＞Vpとなる。このた
めトランジスタQ6のエミツタ電位と無関係にＪ
−FET J0のゲート電位はVcc近くに上昇しオフ
する。こうして入力INのＨ、Ｌによりアナグロ
スイツチJ0はオンオフする。尚、Ｊ−FET J1，
J2のソース側に−VEEを印加する理由は、本アナ
ログスイツチを負電位に対しても動作可能とする
ためで、アース電位はロジツクレベルの基準電位
として用いている。
発明の効果
以上述べたように本発明によれば、スイツチ用
接合型FETのソースのみならずドレインからも
電圧を検出してそのゲート電圧を補正するので該
FETのソースドレイン電圧が正、負に変つても
オン抵抗の変化幅が圧縮され、且つその特性がソ
ースドレイン電圧の極性に関して対称性を示すよ
うになるので２次歪が低減される利点がある。
接合型FETのソースのみならずドレインからも
電圧を検出してそのゲート電圧を補正するので該
FETのソースドレイン電圧が正、負に変つても
オン抵抗の変化幅が圧縮され、且つその特性がソ
ースドレイン電圧の極性に関して対称性を示すよ
うになるので２次歪が低減される利点がある。
第１図は従来のアナグロスイツチ回路の要部回
路図、第２図は接合型FETの静特性図、第３図
は第１図のオン抵抗特性図、第４図は本発明の一
実施例を示す要部回路図、第５図はそのオン抵抗
特性図、第６図は具体例を示す回路図である。 図中、J0はスイツチング用接合型FET、J1，J2
は電圧検出用接合型FET、EKは駆動電圧源、ID
は定電流源である。
路図、第２図は接合型FETの静特性図、第３図
は第１図のオン抵抗特性図、第４図は本発明の一
実施例を示す要部回路図、第５図はそのオン抵抗
特性図、第６図は具体例を示す回路図である。 図中、J0はスイツチング用接合型FET、J1，J2
は電圧検出用接合型FET、EKは駆動電圧源、ID
は定電流源である。
Claims (1)
- 【特許請求の範囲】 １ ソース、ドレイン間に入力信号が印加される
第１の接合型電界効果トランジスタと、一端に前
記第１の接合型電界効果トランジスタのゲートが
接続され、前記ゲートに印加する電圧を変化して
前記第１の接合型電界効果トランジスタの導通を
制御する電圧源と、 ゲートが前記第１の接合型電界効果トランジス
タのソースに接続され、ソースが前記電圧源の他
端側に接続され、且つドレインが基準電位に接続
されてなり、前記第１の接合型電界効果トランジ
スタの導通時に於けるゲート、ソース間電圧を一
定に保持する第２の接合型電界効果トランジスタ
と、 ゲートが前記第１の接合型電界効果トランジス
タのドレインに接続され、ソースが前記第２の接
合型電界効果トランジスタのソースと共に前記電
圧源の他端側に接続され、且つドレインが基準電
位に接続されてなり、前記第１の接合型電界効果
トランジスタのゲート、ドレイン間電圧を一定に
保持する第３の接合型電界効果トランジスタとを
備えてなることを特徴とするアナグロスイツチ回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192952A JPS5981920A (ja) | 1982-11-02 | 1982-11-02 | アナログスイツチ回路 |
| US06/547,236 US4551644A (en) | 1982-11-02 | 1983-10-31 | Field effect transistor gate circuit for analog signals |
| DE8383306657T DE3377258D1 (en) | 1982-11-02 | 1983-11-02 | Field effect transistor gate circuit for switching analog signals |
| EP83306657A EP0108603B1 (en) | 1982-11-02 | 1983-11-02 | Field effect transistor gate circuit for switching analog signals |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57192952A JPS5981920A (ja) | 1982-11-02 | 1982-11-02 | アナログスイツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5981920A JPS5981920A (ja) | 1984-05-11 |
| JPH035690B2 true JPH035690B2 (ja) | 1991-01-28 |
Family
ID=16299745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57192952A Granted JPS5981920A (ja) | 1982-11-02 | 1982-11-02 | アナログスイツチ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4551644A (ja) |
| EP (1) | EP0108603B1 (ja) |
| JP (1) | JPS5981920A (ja) |
| DE (1) | DE3377258D1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4765184A (en) * | 1986-02-25 | 1988-08-23 | Delatorre Leroy C | High temperature switch |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3313358A (en) * | 1964-04-01 | 1967-04-11 | Chevron Res | Conductor casing for offshore drilling and well completion |
| CA810796A (en) * | 1966-07-25 | 1969-04-15 | International Business Machines Corporation | Field-effect, electronic switch |
| US3558921A (en) * | 1967-01-23 | 1971-01-26 | Hitachi Ltd | Analog signal control switch |
| US3519852A (en) * | 1967-09-26 | 1970-07-07 | Westinghouse Electric Corp | Low power analog switch |
| US3740581A (en) * | 1972-03-08 | 1973-06-19 | Hughes Aircraft Co | Precision switching circuit for analog signals |
| JPS501630A (ja) * | 1973-05-04 | 1975-01-09 | ||
| JPS5010545A (ja) * | 1973-05-24 | 1975-02-03 | ||
| US3902078A (en) * | 1974-04-01 | 1975-08-26 | Crystal Ind Inc | Analog switch |
| US3916222A (en) * | 1974-05-28 | 1975-10-28 | Nat Semiconductor Corp | Field effect transistor switching circuit |
| US3955103A (en) * | 1975-02-12 | 1976-05-04 | National Semiconductor Corporation | Analog switch |
| US4042836A (en) * | 1976-04-12 | 1977-08-16 | National Semiconductor Corporation | Field effect transistor switch |
| US4103186A (en) * | 1977-03-24 | 1978-07-25 | National Semiconductor Corporation | Low power jfet switch |
| JPS5647128A (en) * | 1979-09-26 | 1981-04-28 | Matsushita Electric Ind Co Ltd | Switch circuit |
| JPS6049378B2 (ja) * | 1980-03-29 | 1985-11-01 | 日本ビクター株式会社 | Ｆｅｔスイツチ回路 |
| DE3226339C2 (de) * | 1981-07-17 | 1985-12-19 | Tokyo Shibaura Denki K.K., Kawasaki, Kanagawa | Analoge Schaltervorrichtung mit MOS-Transistoren |
-
1982
- 1982-11-02 JP JP57192952A patent/JPS5981920A/ja active Granted
-
1983
- 1983-10-31 US US06/547,236 patent/US4551644A/en not_active Expired - Fee Related
- 1983-11-02 DE DE8383306657T patent/DE3377258D1/de not_active Expired
- 1983-11-02 EP EP83306657A patent/EP0108603B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5981920A (ja) | 1984-05-11 |
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