JPS6397010A - Ｓｃｆｌ回路用出力回路 - Google Patents
Ｓｃｆｌ回路用出力回路Info
- Publication number
- JPS6397010A JPS6397010A JP61242498A JP24249886A JPS6397010A JP S6397010 A JPS6397010 A JP S6397010A JP 61242498 A JP61242498 A JP 61242498A JP 24249886 A JP24249886 A JP 24249886A JP S6397010 A JPS6397010 A JP S6397010A
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- Japan
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- circuit
- output
- fet
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
Landscapes
- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はＦＥＴのＳ ＣＦ Ｌ （５ｏｕｒｃｅ Ｃｏ
ｕｐｌｅｄＦＥＴ Ｌｏｇｉｃ ）回路用の出力回路に
関するものである。
ｕｐｌｅｄＦＥＴ Ｌｏｇｉｃ ）回路用の出力回路に
関するものである。
従来の技術
従来のＥＣＬ回路の出力回路を第２図に示す。
２０１はＥＣＬ回路の差動回路部、２０２は差動回路部
２０１からの差動回路出力、２０３は出力用トランジス
タ、２０４はＥＣＬ出力、２０６はバイアス電源、２０
６は負荷抵抗である。電源としてＯ／−６，２Ｖを用い
る場合、バイアス電源２０５は標準的には一２ｖである
。（以下電源は０／−５，２Ｖ、バイアス電源は一２ｖ
とする。、、）ＥＣＬ回路の場合、能動素子はバイポー
ラトランジスタであるので、バイポーラトランジスタの
ベース・エミッタ間電圧ｖＢＥと抵抗の値で信号の電圧
値は決定される。一般的には差動回路出力２０２の信号
はＯｖと一１Ｖに設定されている。
２０１からの差動回路出力、２０３は出力用トランジス
タ、２０４はＥＣＬ出力、２０６はバイアス電源、２０
６は負荷抵抗である。電源としてＯ／−６，２Ｖを用い
る場合、バイアス電源２０５は標準的には一２ｖである
。（以下電源は０／−５，２Ｖ、バイアス電源は一２ｖ
とする。、、）ＥＣＬ回路の場合、能動素子はバイポー
ラトランジスタであるので、バイポーラトランジスタの
ベース・エミッタ間電圧ｖＢＥと抵抗の値で信号の電圧
値は決定される。一般的には差動回路出力２０２の信号
はＯｖと一１Ｖに設定されている。
したがって出力用トランジスタ２０３のｖＢＥが０．８
Ｖ テあればＥＣＬ出力２ｏ４は一〇、８ｖと−１，
ｓｖになる。この値は負荷抵抗２０６の大きさにも大き
な影響は受けない。（以下、−ｏ、ｓＶと−１，８ｖの
２つの電圧レベルをあわせてＥＣＬレベルと呼ぶ、Ｊ
）ｖＢＥは製造上のばらつきが小さく、したがってＥＣ
Ｌ回路の場合ＥＣＬレベルの出力は比較的容易に得られ
る。第３図はＥＣＬ回路のバイポーラトランジスタをＦ
ＥＴで置き換えたＳＣＦＬ回路の出力回路である。３ｏ
１はＳＣＦＬ回路の差動回路部、３０２は差動回路部３
ｏ１からの差動回路出力、３０３は出力用ＦＥＴ、３０
４はオープンソース出力、３ｏ５はバイアス電源、３０
６は負荷抵抗である。差動回路出力３０１は出力用ＦＥ
Ｔ３０３でレベルシフトされ、オープンソース出力３０
４となる。この時、オープンソース出力３０４の電圧レ
ベルは、バイアス電源３０５と負荷抵抗３０６及び負荷
抵抗３０６を流れる電流で決定される。したがってレベ
ルシフトによる振幅の減少を少なくするために出力用Ｆ
ＥＴ３０３の相互コンダクタンスをできるだけ大きくす
る必要がある。
Ｖ テあればＥＣＬ出力２ｏ４は一〇、８ｖと−１，
ｓｖになる。この値は負荷抵抗２０６の大きさにも大き
な影響は受けない。（以下、−ｏ、ｓＶと−１，８ｖの
２つの電圧レベルをあわせてＥＣＬレベルと呼ぶ、Ｊ
）ｖＢＥは製造上のばらつきが小さく、したがってＥＣ
Ｌ回路の場合ＥＣＬレベルの出力は比較的容易に得られ
る。第３図はＥＣＬ回路のバイポーラトランジスタをＦ
ＥＴで置き換えたＳＣＦＬ回路の出力回路である。３ｏ
１はＳＣＦＬ回路の差動回路部、３０２は差動回路部３
ｏ１からの差動回路出力、３０３は出力用ＦＥＴ、３０
４はオープンソース出力、３ｏ５はバイアス電源、３０
６は負荷抵抗である。差動回路出力３０１は出力用ＦＥ
Ｔ３０３でレベルシフトされ、オープンソース出力３０
４となる。この時、オープンソース出力３０４の電圧レ
ベルは、バイアス電源３０５と負荷抵抗３０６及び負荷
抵抗３０６を流れる電流で決定される。したがってレベ
ルシフトによる振幅の減少を少なくするために出力用Ｆ
ＥＴ３０３の相互コンダクタンスをできるだけ大きくす
る必要がある。
発明が解決しようとする問題点
このような回路においては差動回路出力の電圧レベルが
決められても、オープンソース出力の電圧レベルは負荷
抵抗の影響を受けやすぐ、また出力用ＦＥＴの相互コン
ダクタンスやしきい値電圧の製造上のばらつきにより大
きく影響され、安定したＥＣＬレベルの出力にならない
という欠点があった。
決められても、オープンソース出力の電圧レベルは負荷
抵抗の影響を受けやすぐ、また出力用ＦＥＴの相互コン
ダクタンスやしきい値電圧の製造上のばらつきにより大
きく影響され、安定したＥＣＬレベルの出力にならない
という欠点があった。
本発明はかかる点に鑑みてなされたもので、簡易な構成
でオープンソース出力の電圧レベルがＥＣＬレベルとな
るＳＣＦＬ回路用出力回路を提供することを目的として
いる。
でオープンソース出力の電圧レベルがＥＣＬレベルとな
るＳＣＦＬ回路用出力回路を提供することを目的として
いる。
問題点を解決するための手段
本発明は上記問題点を解決するため、ＳＣＦＬ差動回路
と、デプレッションタイプＦＥＴオープンソース回路と
の間にＦＥＴをソ、−ス負荷とするレベル調整用のデプ
レッションタイプＦＥＴソースフォロア回路を挿入し、
出力レベルを制御可能としている。
と、デプレッションタイプＦＥＴオープンソース回路と
の間にＦＥＴをソ、−ス負荷とするレベル調整用のデプ
レッションタイプＦＥＴソースフォロア回路を挿入し、
出力レベルを制御可能としている。
作 用
本発明は上記した構成により、ソース負荷のＦＥＴのゲ
ート電圧を制御し、ソースフォロア回路の電流を変える
ことによりレベルシフト電圧を制御し、オープンソース
回路の出力レベルをＥＣＬレベルに調整できる。
ート電圧を制御し、ソースフォロア回路の電流を変える
ことによりレベルシフト電圧を制御し、オープンソース
回路の出力レベルをＥＣＬレベルに調整できる。
実施例
第１図は本発明のＳＣＦＬ回路用出力回路の一実施例を
示す回路図である。１０１はＳＣＦＬ回路の差動回路部
、１０２は差動回路部１０１からの差動回路出力、１０
３はデプレッションタイプ（Ｄ ソー スフ矛０７ＦＥ
Ｔ、 １ｏ４／ｌｉソ一スフオロア回路の負荷ＦＥＴ、
１０５は負荷ＦＥＴ１０４のゲート制御入力端子、１０
６はソースフォロア回路のマイナス側電源、１ｏ７はソ
ースフォロア出力、１０８はデプレッションタイプの出
力用ＦＥＴ、１０９はオープンソース出力、１１０はバ
イアス電源、１１１は負荷抵抗である。
示す回路図である。１０１はＳＣＦＬ回路の差動回路部
、１０２は差動回路部１０１からの差動回路出力、１０
３はデプレッションタイプ（Ｄ ソー スフ矛０７ＦＥ
Ｔ、 １ｏ４／ｌｉソ一スフオロア回路の負荷ＦＥＴ、
１０５は負荷ＦＥＴ１０４のゲート制御入力端子、１０
６はソースフォロア回路のマイナス側電源、１ｏ７はソ
ースフォロア出力、１０８はデプレッションタイプの出
力用ＦＥＴ、１０９はオープンソース出力、１１０はバ
イアス電源、１１１は負荷抵抗である。
以下、図面にもとづｂて動作の説明をする。差動回路出
力１０２はソース７オロアＦＥＴによりレベルシフトさ
れ、ソース７オロア出力１ｏ７となり、続いて出力用Ｆ
Ｅτ１０８でレベルシフトされ、オープンソース出力１
０９となる。レベルシフトによる振幅の減少を少なくす
るためには出力用ＦＥＴ１０Ｂの相互コンダクタンスを
大きくし、差動回路出力１０２の振幅を大きく設定して
おけばよい。また出力用ＦＥＴ１ｏａの相互コンダクタ
ンスを大きくするために大きさを大きくしても、出力用
ＦＥＴ１０Ｂは駆動部用のすぐれたソースフォロア回路
で駆動されるので高速動作が可能である。
力１０２はソース７オロアＦＥＴによりレベルシフトさ
れ、ソース７オロア出力１ｏ７となり、続いて出力用Ｆ
Ｅτ１０８でレベルシフトされ、オープンソース出力１
０９となる。レベルシフトによる振幅の減少を少なくす
るためには出力用ＦＥＴ１０Ｂの相互コンダクタンスを
大きくし、差動回路出力１０２の振幅を大きく設定して
おけばよい。また出力用ＦＥＴ１ｏａの相互コンダクタ
ンスを大きくするために大きさを大きくしても、出力用
ＦＥＴ１０Ｂは駆動部用のすぐれたソースフォロア回路
で駆動されるので高速動作が可能である。
しかし、しきい値電圧がばらつくことによりレベルシフ
トも変動するので、オープンソース出力１０９の振幅を
１ｖにすることは比較的容易にできても電圧レベルをＥ
ＣＬレベルに設定することは難しい。そこで本発明では
ソースフォロア回路でレベルシフト電圧が調整できるよ
うにし、製造上のばらつきを吸収できるようにした。つ
まり、ソースフォロア回路の負荷ＦＥ７１０４のゲート
制、御入力端子１０６の電圧を変化させればソースフォ
ロアＦＥＴ１０３のレベルシフト電圧を変えることがで
きる。たとえば負荷ＦＥＴ１０４をソースフォロアＦＥ
Ｔ１０３と同性能のＦＥＴにすれば、ゲート制御入力端
子１０６とマイナス側電源１０６の電位差と同じ電位差
が差動回路出力１０２とソースフォロア出力１０７に現
われる。
トも変動するので、オープンソース出力１０９の振幅を
１ｖにすることは比較的容易にできても電圧レベルをＥ
ＣＬレベルに設定することは難しい。そこで本発明では
ソースフォロア回路でレベルシフト電圧が調整できるよ
うにし、製造上のばらつきを吸収できるようにした。つ
まり、ソースフォロア回路の負荷ＦＥ７１０４のゲート
制、御入力端子１０６の電圧を変化させればソースフォ
ロアＦＥＴ１０３のレベルシフト電圧を変えることがで
きる。たとえば負荷ＦＥＴ１０４をソースフォロアＦＥ
Ｔ１０３と同性能のＦＥＴにすれば、ゲート制御入力端
子１０６とマイナス側電源１０６の電位差と同じ電位差
が差動回路出力１０２とソースフォロア出力１０７に現
われる。
したがって製造上のばらつきでオープンソース出力１０
９が変動しても、使用時に外部からゲート制御入力端子
１０５の電圧を制御すればＥＣＬレベルに調整できる。
９が変動しても、使用時に外部からゲート制御入力端子
１０５の電圧を制御すればＥＣＬレベルに調整できる。
発明の効果
以上述べてきたように、本発明によれば、きわめて簡易
な回路構成で、ＳＣＦＬ回路においてＥＣＬレベルの出
力が得られ、実用的にきわめて有用である。
な回路構成で、ＳＣＦＬ回路においてＥＣＬレベルの出
力が得られ、実用的にきわめて有用である。
第１図は本発明の一実施例のＳＣＦＬ回路用出力回路の
回路図、第２図は従来のＥＣＬ回路用出力回路の回路図
、ｌ＠３図は従来の５ＣＦＩ、回路の回路図である。 １０１・・・・・・差動回路部、１０２・・・・・・差
動回路出力、１ｏ３・・・・・・ソースフォロアｊＥＴ
、１０４・・・・・・負荷ＦＥＴ、１０５・・・・・・
ゲート制御入力端子、１０６・・・・・・マイナス側電
源、１０７・・・・・・ソースフォロア出力、１０８・
・・・・・出力用ＦＥＴ、１０９・・・・・・オープン
ソース出力、１１０・・・・・・バイアス電源、１１１
・・・・・・負荷抵抗。 第１図
回路図、第２図は従来のＥＣＬ回路用出力回路の回路図
、ｌ＠３図は従来の５ＣＦＩ、回路の回路図である。 １０１・・・・・・差動回路部、１０２・・・・・・差
動回路出力、１ｏ３・・・・・・ソースフォロアｊＥＴ
、１０４・・・・・・負荷ＦＥＴ、１０５・・・・・・
ゲート制御入力端子、１０６・・・・・・マイナス側電
源、１０７・・・・・・ソースフォロア出力、１０８・
・・・・・出力用ＦＥＴ、１０９・・・・・・オープン
ソース出力、１１０・・・・・・バイアス電源、１１１
・・・・・・負荷抵抗。 第１図
Claims (1)
- ＦＥＴをソースを負荷とし、差動ＦＥＴのドレインの信
号をレベルシフトするデプレッションタイプＦＥＴソー
スフォロア回路と、前記のレベルシフトされた信号がゲ
ートに入力し、ソース出力とするデプレッションタイプ
ＦＥＴオープンソース回路とからなり、前記デプレッシ
ョンタイプＦＥＴソースフォロア回路のソース負荷ＦＥ
Ｔのゲート電圧を外部から制御できるように構成したＳ
ＣＦＬ回路用出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242498A JPS6397010A (ja) | 1986-10-13 | 1986-10-13 | Ｓｃｆｌ回路用出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61242498A JPS6397010A (ja) | 1986-10-13 | 1986-10-13 | Ｓｃｆｌ回路用出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6397010A true JPS6397010A (ja) | 1988-04-27 |
Family
ID=17089983
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61242498A Pending JPS6397010A (ja) | 1986-10-13 | 1986-10-13 | Ｓｃｆｌ回路用出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6397010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004938A (en) * | 1989-03-03 | 1991-04-02 | Acer Incorporated | MOS analog NOR amplifier and current source therefor |
| JP2007107845A (ja) * | 2005-10-14 | 2007-04-26 | Yamamoto Co Ltd | 燃焼装置 |
-
1986
- 1986-10-13 JP JP61242498A patent/JPS6397010A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5004938A (en) * | 1989-03-03 | 1991-04-02 | Acer Incorporated | MOS analog NOR amplifier and current source therefor |
| JP2007107845A (ja) * | 2005-10-14 | 2007-04-26 | Yamamoto Co Ltd | 燃焼装置 |
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