JPH0356942A - 液晶表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 【産業上の利用分野】

この発明は、液晶表示装置，特に、薄膜トランジスタ等
を使用したアクティブ・マトリクス方式の液晶表示装置
に関する。

【従来の技術１ アクティブ・マトリクス方式の液晶表示装置は、マトリ
ックス状に配列された複数の画素電極の各々に対応して
非線形素子（スイッチング素子）を設けたものである。 各画素における液晶は理論的には常時駐動（デューティ
比１．０）されているので、時分割駆動方式を採用して
いる、いわゆる単純マトリクス方式と比べてアクティブ
方式はココントラストが良く特にカラーでは欠かせない
技術となりつつある。スイッチング素子として代表的な
ものとしては薄膜トランジスタ（ＴＰＴ）がある。 最近，アクティブ・マトリックス方式の液晶表示装置が
大型化されており、液晶表示装置が大型化すると、共通
透明画素電極の抵抗が大きいので、映像信号に応じた画
像が得られず、画像が劣化し、表示品質が悪い。 そこで、従来のアクティブ・マトリックス方式の液晶表
示装置においては、共通透明画素電極の抵抗を下げるた
め、共通透明画素電極の膜厚を大きくしている。 なお、ＴＰＴを使用したアクティブ・マトリクス液晶表
示装置は、たとえば「冗長構成を採用した１２．５型ア
クティブ・マトリクス方式カラー液晶ディスプレイ」、
日経エレクトロニクス、頁１９３〜２１０、１９８６年
１２月１５日、日経マグロウヒル社発行、で知られてい
る。 【発明が解決しようとする課題） しかし、共通透明画素電極の膜厚を大きくしたときには
、共通透明画素電極の光透過率が低下し、表示画面が暗
くなり、表示品質が悪い。 この発明は上述の課題を解決するためになされたもので
、表示品質が良好である液晶表示装置を提供することを
目的とする。 ［課題を解決するための手段】 上記目的を達成するため、この発明においては、格子状
の不透明導電膜を設け、上記不透明導電膜と透明導電膜
とを接続する。 また、上記目的を達或するため、この発明においては、
薄膜トランジスタと画素電極とを画素の一構或要素とす
るアクティブ・マトリックス方式の液晶表示装置におい
て、上記薄膜トランジスタの半導体層を遮光する不透明
導電膜を設け、上記不透明導電膜と透明導電膜とを接続
する。 ［作用】 この液晶表示装置においては、格子状の不透明導電膜を
設け、不透明導電膜と透明導電膜とを接続し、また薄膜
トランジスタの半導体層を遮光する不透明導電膜を設け
、不透明導電膜と透明導電膜とを接続するから，透明導
電膜の膜厚を小さくしたとしても，透明導電膜の実質上
の抵抗を小さくすることができる。

【実施例］ 以下、この発明の構成について、アクティブ・マトリク
ス方式のカラー液晶表示装置にこの発明を適用した実施
例とともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 第１図はこの発明が適用されるアクティブ・マトリクス
方式カラー液晶表示装置の一画素とその周辺を示す平面
図であり、第２Ａ図は第１図の■Ｂ−ＪＩＢ切断線にお
ける断面と表示パネルのシール部付近の断面を示す図で
あり、第２Ｂ図は第工図のｎｃ−ｎｃ切断線における断
面図である。また，第３図（要部平面図）には、第１図
に示す画素を複数配置したときの平面図を示す。 《画素配置》 第１図に示すように、各画素は、隣接する２本の走査信
号線（ゲート信珍線又は水平信号線）ＧＬと、隣接する
２本の映像信号線（ドレイン信号線又は垂直信号線）Ｄ
Ｌとの交差領域内（４本の信号線で囲まれた領域内）に
配置されている。各画素は薄膜トランジスタＴＰＴ、画
素電極ＩＴＯＬおよび付加容量Ｃ　ａｄｄを含む。走査
信号線ＧＬは、列方向に延在し，行方向に複数本配置さ
れている。 映像信号線ＤＬは、行方向に延在し、列方向に複数本配
置されている。 《パネル断面全体構造》 第２Ａ図に示すように、液晶ＩＬｃを基準に下部透明ガ
ラス基板ＳＵＢＩ側には薄膜トランジスタＴＰＴおよび
透明画素電極ＩＴＯ１が形或され、上部透明ガラス基板
ＳＵＢ２側には，カラーフィルタＦＩＬ、遮光用ブラッ
クマトリクスパターンＢＭが形戒されている。下部透明
ガラス基板ＳＵＢｌ側は、たとえば、１．１　［ｍｍ］
程度の厚さで構或されている。 第２Ａ図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板ＳＯＢ１およびＳＵＢ２の左側林
部分で外部引出配線の存在する部分の断面を示している
。右側は，透明ガラス基板ＳＵＢＩおよびＳＵＢ２の右
側林部分で外部引出配線の存在しない部分の断面を示し
ている。 第２Ａ図の左側、右側のそれぞれに示すシール材ＳＬは
、液晶ＬＣを封止するように構威されており、液晶封入
口（図示しでいない）を除く透明ガラス基板ＳＵＢＩお
よびＳＵＢ２の縁周囲全体に沿って形成されている。シ
ール材ＳＬは、たとえば、エポキシ樹脂で形戊されてい
る。 前記上部透明ガラス基ＦｉｓＵＢ２側の共通透明画素電
極ＩＴ○２は、少なくとも一個所において、銀ペースト
材ＳＩＬによって、下部透明ガラス基板ＳＵＢＩ側に形
威された外部引出配線に接続されている。この外部引出
配線は、前述したゲート電極ＧＴ．ソース電極ＳＤＩ、
ドレイン′Ｉ１！暎ＳＤ２のそれぞれと同一製造工程で
形戊される。 配向膜ＯＲＩｌおよびＯＲＩ２、透明画素＠極ＩＴＯ、
共通透明画素電極ＩＴＯ、保護膜ｐｓｖ１およびＰＳＶ
２、ｗＡ縁膜ＧＩのそれぞれの層は、シール材ＳＬの内
側に形或される。偏光板ＰＯＬは、下部透明ガラス基板
ＳＵＢＩ、上部透明ガラス基板ＳＵＢ２のそれぞれの外
側の表面に形成されている。 液晶ＬＣは，液晶分子の向きを設定する千部配向膜ＯＲ
ＩＩおよび上部配向膜○ＲＩ２の間に封入され、シール
部ＳＬよってシールされている。 下部配向膜ＯＲＩＩは、下部透明ガラス基Ｆｆｆｌ　Ｓ
ＩＪＢＩ側の保護膜ＰＳＶＩの上部に形或される。 上部透明ガラス基板ＳＵＢ２の内側（液晶側）の表面に
は、遮光膜ＢＭ、カラーフィルタＦＩＬ．保護膜ＰＳＶ
２、共通透明画素電極（ＣＯＭ）ＩＴ○２および上部配
向膜ＯＲＩ２が順次積層して設けられている。 この液晶表示装置は、下部透明ガラス基板Ｓ　ＵＢｌ側
、上部透明ガラス基板ＳＵＢ２側のそれぞれの層を別々
に形成し，その後、上下透明ガラス基板ＳＵＢｌおよび
ＳＵＢ２を重ね合せ，両者間に液晶ＬＣを封入すること
によって組み立てられる。 《薄膜トランジスタＴＰＴ＞ 薄膜トランジスタＴＰＴは、ゲー１ヘ．電極ＧＴに正の
バイアスを印加すると、ソースードレイン間のチャネル
抵抗が小さくなり、バイアスを零にすると、チャネル抵
抗は大きくなるように動作する。 各画素の薄膜トランジスタＴＰＴは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）Ｔ　Ｆ　Ｔ　１、ＴＦＴ２およびＴＦＴ３
で構成されている。薄膜トランジスタＴＰＴ１〜ＴＦＴ
３のそれぞれ１ま、実質的に同一サイズ（チャンネル長
と幅が同じ）で構或されている。この分割された薄膜ト
ランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれは，主に、ゲ
ート電極ＧＴ、ゲートＭ縁膜ＧＩ、ｉ型（真性、ｉｎｔ
ｒｉｎｓｉｃ、導電型決定不純物がドープされていない
）非品質シリコン（Ｓｉ）からなるｉ型半導体ＲＡＳ、
一対のソース電極ＳＤＩおよびドレイン電極ＳＤ２で構
或されている。なお、ソース・ドレインは本来その間の
バイアス極性によって決まり、本表示装置の回路ではそ
の極性は動作中反転するので、ソース・ドレインは動作
中入れ替わると理解されたい。しかし以下の説明でも、
便宜上一方をソース、他方をドレインと固定して表現す
る。 《ゲート電極ＧＴ＞ ゲート電極ＧＴは、第４図（第１図の層ｇ１、ｇ２およ
びＡＳのみを描いた平面図）に詳細に示すように、走査
信号線ＧＬから垂直方向（第１図および第４図において
上方向）に突出する形状で構或されている（丁字形状に
分岐されている）．ゲート電極ＧＴは，薄膜トランジス
タＴＰＴＩ〜ＴＦＴ３のそれぞれの形戊領域まで突出す
るように構或されている。薄膜トランジスタＴＦＴｌ−
ＴＦＴ３のそれぞれのゲート７Ｍ７．　［ｉ　Ｇ　Ｔは
，一体に（共通ゲート電極として）構戒されており、走
査＜Ｍ号線ＯＬに連続して形或されている。ゲート電極
ＧＴは、薄膜トランジスタＴＰＴの形成領域において大
きい段差を作らないように、単層の第↓導電膜ｇ１で構
或する。第１導電膜ｇ１は、たとえばスパッタで形威さ
れたクロム（Ｃｒ）膜を用い、１０００［入］程度の膜
厚で形戊する。 このゲート電極ＧＴは、第上図、第２Ａ図および第４図
に示されているように、半導体ＷＪＡＳを完全に覆うよ
う（下方からみて）それより太き目に形威される。した
がって、基板ＳＵＢ　１の下方に蛍光灯等のバックライ
トＢＬを取付けた場合、この不透明のＣｒゲート電極Ｇ
Ｔが影となって、半導体層ＡＳにはバックライト光が当
たらず、光照射による導電現象すなわちＴＰＴのオフ特
性劣化は起きにくくなる。なお、ゲート電極ＧＴの本来
の大きさは，ソース・ドレイン電極ＳＤＩとＳＤｚ間を
またがるに最低限必要な（ゲート電極とソース・トレイ
ン電極の位置合わせ余裕分も含めて）幅を持ち，チャン
ネル＠Ｗを決めるその奥行き長さはソース・ドレイン？
！極間の距離（チャンネル長）Ｌとの比、すなわち相互
コンダクタンスｇｍを決定するファクタＷ／Ｌをいくつ
にするかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述した
本来の大きさよりも大きくされる。 ゲート電極ＧＴのゲートおよび遮光の機能面からだけで
考えれば、ゲート電極ＧＴおよび走査信号線線ＯＬは単
一の層で一体に形威しても良く、この場合不透明導電材
料としてＳｉを含有させたＡ１、純Ａｌ．Ｐｄを含有さ
せたＡ１等を選ぶことができる。 《走査信号線ＧＬ＞ 前記走査信号線ＯＬは、第１導電膜ｇ１およびその上部
に設けられた第２導電膜ｇ２からなる複合膜で構成され
ている。この走査信号線ＧＬの第ｌ導電膜ｇ↓は、前記
ゲート電極ＧＴの第ｌ導電膜ｇ１と同一製造工程で形或
され、かつ一体に構威されている。第２導電膜ｇ２は、
たとえば、スパッタで形成されたアルミニウム（ＡＱ）
膜を用い、１０００〜５５００［人］程度の膜厚で形成
する。第２導電膜ｇ２は、走査信号線ＧＬの抵抗値を低
減し、信号伝達速度の高速化（画素の情報の書込特性向
上）を図ることができるように構成されている。 また、走査信号線ＯＬは、第１導電膜ｇ１の幅寸法に比
べて第２導電膜ｇ２の幅寸法を小さく構或している。す
なわち，走査信号線ＧＬは、その側壁の段差形状がゆる
やかになっている。 《ゲート絶縁膜ＧＩ）） 絶縁膜ＧＩは、薄膜トランジスタＴＰＴＩ〜ＴＦＴ３の
それぞれのゲート絶縁膜として使用される。絶縁膜ＧＩ
は、ゲート電極ＧＴおよび走査信号線ＧＬの上層に形或
されている。絶縁膜ＧＩは、たとえば、プラズマＣＶＤ
で形威された窒化珪素膜を用い、３０００［入コ程度の
膜厚で形或する。 《半導体層ＡＳ＞ ｉ型半導体ＩＡｓは、第４図に示すように、複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のチャネル形成領域として使用さ決る。ｉ型半導体層Ａ
Ｓは、アモーファスシリコン膜又は多結晶シリコン膜で
形成し、約ｔｇｏｏｃ入］程度の膜厚で形戒する。 このｉ型半導体層ＡＳは、供給ガスの戒分を変えてＳｉ
，Ｎ４ゲート絶ａｎ！ＩＧＩの形成に連続して、同じプ
ラズマＣＶＤ装置で、しかもその装置から外部に露出す
ることなく形威される。また、オーミックコンタクト用
のＰをドープしたＮ”ＪｌｄＯ（第２Ａ図）も同様に連
続して約４００［Ａ］の厚さに形或される。しかる後下
側基板ＳＵＢＩはＣｖＤ装置から外に取り出され、写真
処理技術により、Ｎ＋層ｄｏおよびｉ層ＡＳは第■図、
第２Ａ図および第４図に示すように独立した島にパター
ニングされる。 ｉ型半導体層ＡＳは、第１図および第４図に詳細に示す
ように、走査信号線ＧＬと映像信号線ＤＬとの交差部（
クロスオーバ部）の両者間にも設けられている。この交
差部ｉ型半導体層ＡＳは、交差部における走査信号Ｉｉ
ＡＧＬと映像信号，ＩＤＬとの短絡を低減するように構
威されている。 《ソース・ドレイン電極ＳＤＩ．ＳＤ２））複数に分割
された薄膜トランジスタＴＰＴＩ〜ＴＦＴ３のそれぞれ
のソース電極ＳＤＩとドレイン電極ＳＤ２とは，第工図
、第２Ａ図および第５図（第１図の層ｄ１〜ｄ３のみを
描いた平面図）で詳細に示すように、半導体層ＡＳ上に
それぞれ離隔して設けられている。 ソース電極ＳＤＩ、ドレイン電極ＳＤ２のそれぞれは、
Ｎ＋型半導体ｌｄｏに接触する下層側から、第１導電膜
ｄ１、第２導電膜ｄ２、第３導電膜ｄ３を順次重ね合わ
せて構威されている。ソース電極ＳＤＩの第１導電膜ｄ
１、第２導電膜ｄ２および第３導電膜ｄ３は、ドレイン
電極ＳＤ２のそれぞれと同一製造工程で形或される。 第１導電膜ｄ１は、スパッタで形成したクロム膜を用い
、５００〜１０００［人コの膜厚（本実施例では、６０
０［Ａ］程度の膜厚）で形或する。クロム膜は、膜厚を
厚く形或するとストレスが大きくなるので、２０００［
Ａ　］程度の膜厚を越えない範囲で形戊する。 クロム膜は、Ｎ＋型半導体ＷＪ’ｄＯとの接触が良好で
ある。クロム膜は，後述する第２導電膜ｄ２の？ルミニ
ウムがＮ＋型半導体１ｆＦｄＯに拡敗することを防止す
る、所謂バリア層を構戊する。第Ｙ導電膜ｄ１としては
、クロム膜の他に、高融点全踊（Ｍｏ．Ｔｉ、Ｔａ．Ｗ
）膜、高融点金属シリサイド（ＭｏＳｉ２、ＴｉＳｉ２
、ＴａＳｉ２、ＷＳｉ■）膜で形威してもよい。 第１導電膜ｄ１を写真処理でパターニングした後，同じ
写真処理用マスクで或は第１導電膜ｄ１をマスクとして
Ｎ”ｌｄＯが除去される。つまり、上層ＡＳ上に残って
いたＮ＋層ｄＯは第１導電膜ｄ１以外の部分がセルファ
ラインで除去される。 このとき、Ｎ”ｌｄＯはその厚さ分は全て除去されるよ
うエッチされるのでｉ／ｊ５Ａ，Ｓも若干その表面部分
でエッチされるが、その程度はエッチ時間で制御すれば
良い。 しかる後第２導電膜ｄ２が、アルミニウムのスパッタリ
ングで３０００〜５５００［Ａ］の膜厚（本実施例では
、３５００［人］程度の膜厚）に形或される。アルミニ
ウム膜は、クロム膜に比べてストレスが小さく，厚い膜
厚に形成することが可能で、ソース電極ＳＤＩ．　　ド
レイン電極ＳＤ２および映像信号線ＤＬの抵抗値を低減
するように構或されている。 第２導電膜ｄ２としては、アルミニウム膜の他に、シリ
コン（Ｓ　ｉ）やＭ（ＣＬＩ）を添加物として含有させ
たアルミニウム膜で形成してもよい。 第２導電膜ｄ２の写真処理技術によるパターニング後第
３導電膜ｄ３が形成される。この第３導電膜ｄ３はスパ
ッタリングで形成された透明導電膜（Ｉｎｄｕｉｍ−Ｔ
ｉｎ−Ｏｘｉｄｅ　Ｉ　Ｔ　Ｏ　：ネサ膜）から成り，
１０００　〜２０００［人コの膜厚（本実施例では．　
１２００［λ］程度の膜厚）で形成される。この第３導
電膜ｄ３は、ソース電極ＳＤＩ、トレイン電極ＳＤ２お
よび映像信号ａＤＬを構或すると共に、透明画素電極Ｉ
ＴＯＩを構成するようになっている。 ソース電極ＳＤＩの第１導電膜ｄ１、トレイン電極ＳＤ
２の第１導電ＩＪｆｆｄｌのそれぞれは、上層の第２導
電膜ｄ２および第３導電膜ｄ３に比べて内側に（チャン
ネル領域内に）大きく入り込んでいる。つまり、これら
の部分における第｛導電膜ｄ１は、層ｄ２．ｄ３とは無
関係に薄膜トランジスタＴＰＴのゲート長Ｌを規定でき
るように構或されている。 ソース１！極ＳＤ１は、前記のように、透明画素電極Ｉ
ＴＯＩに接続されている。ソース電極ＳＤ１は，ｉ型半
導体層ＡＳの段差形状（第１導電膜ｇ１の膜厚，Ｎ１層
ｄｏの膜厚およびｉ型半導体層ＡＳの膜厚とを加算した
膜厚に相当する段差）に沿って構戊されている。具体的
には、ソース電極ＳＤＩは、ｉ型半導体ＷＪＡＳの段差
形状に沿って形或された第１導電膜ｄ１と、この第１導
電膜ｄ１の上部にそれに比べて透明画素電極ＩＴＯ↓と
接続される側を小さいサイズで形威した第２導電膜ｄ２
と、この第２導電膜から露出する第ｌ導電膜ｄ１に接続
された第３導電膜ｄ３とで構或されている。ソースｍ　
極Ｓ　Ｄ　１の第２導電膜ｄ２は、第１導電膜ｄ１のク
ロム膜がストレスの増大から厚く形或できず，１型半導
体層ＡＳの段差形状を乗り越えられないので、このｉ型
半導体ＩＡｓを乗り越えるために構或されている。つま
り、第２導電膜ｄ２は、厚く形成することでステップカ
バレンジを向上している。第２導電膜ｄ２は、厚く形成
できるので、ソース電極ＳＤＩの抵抗値（ドレイン電極
ＳＤ２や映像信号線ＤＬについても同様）の低減に大き
く寄与している。第３導電膜ｄ３は、第２導電膜ｄ２の
ｉ型半導体層Ａｓに起因する段差形状を乗り越えること
ができないので、第２導電膜ｄ２のサイズを小さくする
ことで露出する第１導電膜ｄ１に接続するように構或さ
れている。第１導電膜ｄ１と第３導電膜ｄ３とは、接着
性が良好であるばかりか、両者間の接続部の段差形状が
小さいので、確実に接続することができる。 《画素電極ＩＴ○１》 前記透明画素電極ＩＴＯＩは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構戊する。透明画素
電極ＩＴＯ１は、画素の複数に分割された薄膜トランジ
スタＴＰＴＩ〜ＴＦＴ３のそれぞれに対応して３つの透
明画素電極（分割透明画素電極）Ｅｌ、Ｅ２、Ｅ３に分
割されている。 透明画素電極Ｅ１〜Ｅ３は各々薄膜トランジスタＴＰＴ
のソース電極ＳＤＩに１妾続されている，透明画素電極
Ｅ１〜Ｅ３のそれぞれは、実質的に同一面積となるよう
にパターニングされている。 このように、１画素の薄膜トランジスタＴＰＴを複数の
薄膜トランジスタＴ　Ｆ　Ｔ↓〜Ｔ　Ｆ　Ｔ　３　ニ分
割し、この複数に分割された薄膜トランジスタＴＰＴ１
〜ＴＦＴ３のそれぞれに複数に分割した透明画素電極Ｅ
１〜Ｅ３のそれぞれを接続することにより，分割された
一部分（たとえば、ＴＦＴｌ）が点欠陥になっても、画
素全体でみれば点欠陥でなくなる（Ｔ　Ｐ　Ｔ　２およ
びＴ　Ｆ　Ｔ３が欠陥でむい）ので、点欠陥の確率を低
減することができ、また欠陥を見にくくすることができ
る。 また、前記画素の分割された透明画素電ｈｍＥ１〜Ｅ３
のそれぞれを実質的に同一面積で構戊することにより、
透明画素ｆｆｉ［ｉＥ１〜Ｅ３のそれぞれと共通透明画
素電極ＩＴＯ２とで構或されるそれぞれの液晶容量（Ｃ
ｐｉｘ　）を均一にすることができる。 《保護膜ｐｓｖ↓》 薄Ｉ漠１ヘランジスタＴＰＴおよび透明画素電Ｆｍ　Ｉ
Ｔ０１上には、保護膜ＰＳＶＩが設けられている。 保３膜ＰＳＶ１は，主に，渾膜トランジスタＴＰＴを湿
気等から保護するために形成されており、透明性が高く
しかも耐湿性の良いものを使用する。 保護膜ＰＳＶＩは、たとえば、プラズマＣ　Ｖ　Ｄで形
威した酸化珪素膜や窒化珪素膜で形威されており、８０
００［Ａ　］程度の膜厚で形成する。 《遮光１摸ＢＭ＞ 上部基板ＳＵＢ　Ｚ側には、外部光（第２Ａ図では上方
からの光）がチャネル形或領域として使用されるｉ型半
噂体層ＡＳに入射されないように、遮光膜ＢＭが設けら
れ、第６図のハンチングに示すようなパターンとされて
いる。なお、第６図は第１図におけるＩＴ○膜層ｄ３、
フィルタ層ＦＩＬおよび遮光膜ＢＭのみを描いた平面図
である。 遮光膜ＢＭは、光に対する遮蔽性が高い、たとえば、ア
ルミニウム膜やクロム膜等で形戊されており、本実施例
では、クロム膜がスパッタリングで１３００［人］程度
の膜厚に形戊される。 したがって、ＴＰＴＩ〜３の共通半導体ＩＡｓは上下に
ある遮光膜ＢＭおよび太き目のゲート電極ＧＴによって
サンドイソチにされ、その部分は外部の自然光やバック
ライト光が当たらなくなる。 遮光膜ＢＭは第６図のハッチング部分で示すように、画
素の周囲に形或され、つまり遮光膜Ｂ　Ｍは格子状に形
或され（ブラックマ１〜リクス）、この格子で１画素の
有効表示領域が仕切られている。 したがって、各画素の輪郭が遮光膜ＢＭによってはっき
りとしコントラストが向上する。つまり遮光膜ＢＭは、
ｌ型半導体ＩＡｓに対する遮光とブラックマトリクスと
の２つの機能をもつ。 なお、バックライトをＳＵＢ２側に取り付け、ＳｔＪＢ
１をｗｌ察側（外部露出側）とすることもできる。 《共通透明画素電極ＩＴ○２》 共通透明画素電ｉＩＴＯ２は、下部透明ガラス基板ＳＵ
Ｂ　ｌ側に画素毎に設けられた透明画素電極ＩＴＯＩに
対向し、液晶の光学的な状態は各画素電極ＩＴＯＩと共
通透明画素電極ＩＴ○２間の電位差（電界）に応答して
変化する。この共通透明画素電極ＩＴ○２には、コモン
電圧■ｃＯＩＩ１が印加されるように構戊されている。 コモン電圧Ｖ　ｃａｎは，映像信号ＩＤＬに印加される
ロウレベルの踵＃Ｊ電圧Ｖ　ｄ　ｍｉｎとハイレベルの
腫動電圧Ｖ　ｄ　ＩＩＩａｘとの中間電位である。 そして、第２Ａ図、第６図にも示すように、共通透明画
素ｆＪ．　％　Ｉ　Ｔ　Ｏ　２は接続部ＣＴＴで不透明
導電膜からなる遮光膜ＢＭに接続されている。 このため、共通透明画素電極ＩＴ○２の膜厚を小さくし
たとしても，共通透明画素電ｔ−ｉ　１　Ｔ　Ｏ　２の
実質上の抵抗を小さくすることができるから、液晶表示
装置が大型化したとしても、映像信号に応じた画像を得
ることができ，画像が良好であるとともに、共通透明画
素電極ＩＴ○２の光透過率が低下することはないから、
表示画面が明るくなり、表示品質が良好である。 《カラーフィノレタＦ　工Ｌ＞ カラーフィルタＦＩＬは，アクＩＪ／Ｉ／ｌ脂等の樹脂
材料で形戊される染色基材に染料を着色して構戊されて
いる。カラーフィルタＦ　Ｉ　Ｌは、画素に対向する位
置に各画素苺にドット状に形成され（第７図）、染め分
けられている（第７図は第３図の第３導電膜層ｄ３とカ
ラーフィルタ層Ｆ　Ｉ　Ｌのみを描いたもので、Ｒ，Ｇ
，Ｂの各フィルターはそれぞれ，４５゜、１３５゜、ク
ロスのハッチを施してある）。カラーフィルタＦＩＬは
第６図に示すように画素電極ＩＴＯＩ　（Ｅｌ−Ｅ３）
の全てを覆うように太き目に形成され、遮光＋１ｉ　Ｂ
　ＭはカラーフィルタＦＩＬおよび画素電極ＩＴＯＩの
エソジ部分と重なるよう画素電極ＩＴＯＩの周縁部より
内側に形或されている。 カラーフィルタＦＩＬは、次のように形戊することがで
きる。まず、上部透明ガラス基板ＳＵＢ２の表面に染色
基材を形成し、フォトリソグラフィ技術で赤色フィルタ
形戊領域以外の染色基材を除去する。この後、染色基材
を赤色染料で染め、固着処理を施し、赤色フィルタＲを
形或する。次に，同様な工程を施すことによって、緑色
フィルタＧ、青色フィルタＢを順次形或する。 保護膜ＰＳＶ２は、前記カラーフィルタＦ　Ｉ　Ｌを異
なる色に染め分けた染料が液晶ＬＣに漏れることを防止
するために設けられている。保護膜ＰＳＶ２は、たとえ
ば、アクリル樹脂，エボキシ樹脂等の透明樹脂材料で形
戊されている。 《画素配列》 前記液晶表示部の各画素は、第３図および第７図に示す
ように、走査信号線ＧＬが延在する方向と同一列方向に
複数配置され、画素列ＸＩ，Ｘ２，Ｘ３，Ｘ４，・・・
のそれぞれを構成している。各画素列Ｘｉ，Ｘ２，Ｘ３
，Ｘ４，・・・のそれぞれの画素は、薄膜トランジスタ
ＴＦＴＩ〜ＴＦＴ３および透明画素電極Ｅ１〜Ｅ３の配
置位置を同一に構或している。つまり、奇数画素列Ｘｉ
，Ｘ３，・・・のそれぞれの画素は、薄膜トランジスタ
ＴＰＴＩ〜ＴＦＴ３の配置位置を左側、透明画素電ｒｉ
ＡＥ１〜Ｅ３の配置位置を右側に構成している。奇数画
素列Ｘｉ，Ｘ３，・・・のそれぞれの行方向の隣りの偶
数画素列Ｘ２，Ｘ４，・・・のそれぞれの画素は、奇数
画素列Ｘ１，Ｘ３，・・・のそれぞれの画素を前記映像
信号線ＤＬの延在方向を基準にして線対称でひつくり返
した画素で構或されている。すなわち、画素列Ｘ２，Ｘ
４，・・・のそれぞれの画素は，薄膜トランジスタＴＦ
ＴＩ−ＴＦＴ３の配置位置を右側、透明画素電極Ｅ１〜
Ｅ３の配置位置を左側．に構戊している。 そして、画素列Ｘ２，Ｘ’ｌ，・・のそれぞれの画素は
、画素列Ｘｉ，Ｘ３，・・・のそれぞれの画素に対し、
列方向に半画素間隔移動させて（ずらして）配置されて
いる。つまり、画素列Ｘの各画素間隔を１．０（１．０
ピッチ）とすると，次段の画素列Ｘは、各画素間隔を１
．０とし、前段の画素列Ｘに対して列方向に０．５画素
間隔（０．５ピッチ）ずれている。各画素間を行方向に
延在する映像信号線ＤＬは、各画素列Ｘ間において、半
画素間隔分（０．５ピッチ分）列方向に延在するように
構或されている。 その結果、第７図に示すように、前段の画素列Ｘの所定
色フィルタが形或された画素（たとえば、画素列Ｘ，の
赤色フィルタ■くが形成された画素）と次段の画素列Ｘ
の同一色フィルタが形威された画素（たとえば，画素列
Ｘ４の赤色フィルタＲが形成された画素）とが１．５画
素間隔（１．５ピッチ）離隔され，また、ＲＧＢのカラ
ーフィルタＦＩＬは三角形配置となる。カラーフィルタ
ＦＩＬのＲＧＢの三角形配置構造は、各色の混色を良く
することができるので，カラー画像の解像度を向上する
ことができる。 また、映像信号ＩＤＬは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号ＩＤＬと交差しなくなる。したがって，映像信号線Ｄ
Ｌの引き回しをなくしその占有面積を低減することがで
き、また映像信号線ＤＬの迂回をなくし多層配線構造を
廃止することができる。 《表示パネル全体等価回路》 この液晶表示部装置の等価回路を第８図に示す。 Ｘ　ＩＧ　＋　Ｘ　ｉ＋　Ｉ　Ｇ　＋・・・は、緑色フ
ィルタＧが形或される画素に接続された映像信号線ＤＬ
である。 Ｘ　ｘ　Ｂ　＋　Ｘ　ｉ＋　Ｉ　Ｂ　＋・・・は、青色
フィルタＢが形或される画素に接続された映像信号線Ｄ
Ｌである。 Ｘｉ＋ＩＲ，Ｘｉ＋２Ｒ，・・・は、赤色フィルタＲが
形或される画素に接続された映顛信号線Ｄ　Ｌである。 これらの映像信号線ＤＬは、映像信号１兎動回路で選択
される。Ｙ１は第３図および第７図に示す画素列Ｘ１を
選択する走査信号線ＧＬである。 同様に、Ｙｉ＋１，Ｙｉ＋２，・・・のそれぞれは、画
素列Ｘ２，Ｘ３，・・・のそれぞれを選択する走査信号
線ＧＬである。これらの走査１３号線ＧＬは、垂直′走
査回路に接続されている。 《付加容量Ｃ　ａｄｄの構造》 透明画素電極Ｅ１〜Ｅ３のそれぞれは、１膜１一ランジ
スタＴＦＴと接続される端部と反対側の端部において、
隣りの走査信号線ＧＬと重なるよう、Ｌ字状に屈折して
形戊されている。この重ね合せは、第２Ｂ図からも明ら
かなように、透明画素電１−ｍＥｌ〜Ｅ３のそれぞれを
一方の電極ＰＬ２とし、隣りの走査信号線ＧＬを他方の
電極ＰＬＩとする保持容量素子（静電容量素子）　Ｃ　
ａｄｄをｖｔ或する。 この保持容量素子Ｃ　ａｄｄの誘電体膜は、薄膜トラン
ジスタＴＰＴのゲート絶縁膜として使用される絶縁膜Ｇ
Ｉと同一層で構戊されている。 保持容量Ｃａｄｄは、第４図からも明らかなように、ゲ
ート線ＧＬの１層目ｇ１の幅を広げた部分に形或されて
いる。なお、ドレイン線ＤＬと交差する部分の層ｇ１は
ドレイン線との短絡の確率を小さくするため細くされて
いる。 保持容量素子Ｃ　ａｄｄを構成するために重ね合わされ
る透明画素電極Ｅ１〜Ｅ３のそれぞれと容量電極線（ｇ
１）との間の一部には、前記ソース電％ｉＳＤ１と同様
に、段差形状を乗り越える際に透明画素電極ＩＴ○１が
断線しないように、第１導電膜ｄ１および第２導電膜ｄ
２で構或された島領域が設けられている。この島領域は
、透明画素電極ＩＴＯ工の面積（開口率）を低下しない
ように、できる限り小さく構或する。 《付加容量Ｃ　ａｄｄの等価回路とその動作》第１図に
示される画素の等価回路を第９図に示す。第９図におい
て、Ｃｇｓは薄膜トランジスタＴＰＴのゲート電極ＧＴ
およびソース電極ＳＤＩ間に形戊される寄生容量である
。寄生容量Ｃｇｓの誘電体膜は絶縁膜Ｇｌである。Ｃｐ
ｉｘは透明画素電極ＩＴ○１　（Ｐ　Ｉ　Ｘ）および共
通透明画素電［２ＩＴ○２（ＣＯＭ）間で形成される液
晶容量である。液晶容量Ｃ　ｐｉｘの誘電体膜は液晶Ｌ
Ｃ、保護膜ｐｓｖ１および配向膜ＯＲＩＩ，○ＲＩ２で
ある。 Ｖｌｃは中点電位である。 前記保持容量素子Ｃ　ａｄｄは、ＴＦＴがスイッチング
するとき、中点電位（画素電極電位）Ｖｌｃに対するゲ
ート電位変化ΔＶｇの影響を低減するように働く。この
様子を式で表すと ΔＶ　ｌｃ　＝　｛Ｃｇｓ／　（Ｃｇｓ＋Ｃａｄｄ＋Ｃ
ｐｉｘ）｝　ＸΔＶｇとなる。ここでΔＶｌｃはΔＶｇ
による中点竜位の変化分を表わす。この変化分ΔＶｉａ
は液晶に加わる直流或分の原因となるが、保持容量Ｃａ
＋Ｉｄを大きくすればする程その値を小さくすることが
できる。 また、保持容ＦｉＣａｄｄは放電時間を長くする作用も
あり、ＴＰＴがオフした後の映像情報を長く蓄積する。 液晶ＬＣに印加される直流或分の低減は、液晶ＬＣの寿
命を向上し，液晶表示画面の切り替え時に前の画像が残
る所謂焼き付きを低減することができる。 前述したように、ゲート電極ＧＴは半導体ＩＡＳを完全
に覆うよう大きくされている分，ソース・ドレイン電極
ＳＤＩ．ＳＤ２とのオーバラップ面積が増え、したがっ
て寄生容量Ｃｇｓが大きくなり中点電位Ｖｌｃはゲート
（走査）信号Ｖｇの影響を受け易くなるという逆効果が
生じる。しかし，保持容ＪｉＣａｄｄを設けることによ
りこのデメリットも解消することができる。 前記保持容量素子Ｃ　ａｄｄの保持容量は、画素の書込
特性から、液晶容量Ｃ　ｐｉｘに対して４〜８倍（４・
Ｃｐｉｘ＜Ｃａｄｄ＜８・Ｃｐｉｘ）、重ね合せ容量ｃ
ｇｓに対して８〜３２倍（ＬＣｇｓ＜Ｃａｄｄ＜３２・
Ｃｇｓ＞程度の値に設定する。 《付加容量Ｃ　ａｄｄ電極線の結線方法》容量電極線と
してのみ使用される最終段の走査信号８ＧＬ（または初
段の走査信号線ＧＬ）は、第８図に示すように，共通透
明画素電極（Ｖｃｏｍ）ＩＴＯ２に接続する．共通透明
画素電極ＩＴ○２は、第２Ａ図に示すように、液晶表示
装置の周縁部において銀ペースト材ＳＬによって外部引
出配線に接続されている。しかも、この外部引出配線の
一部の導電ＭＣｇｌおよびｇ２）は走査信号線ＯＬと同
一製造工程で構成されている。この結果、最終段の容量
電極線ＧＬは、共通透明画素電極■ＴＯ２に簡単に接続
することができる。 または、第８図の点線で示すように，最終段（初段）の
容量電極線ＯＬを初段（最終段）の走査信号ｇＧＬに接
続しても良い。なお、この接続は液晶表示部内の内部配
線或は外部引出配線によって行うことができる。 《付加容量Ｃ　ａｄｄ走査信号による直流分相殺》本液
品表示装置は、先に本願出願人によって出願された特願
昭６２−　９５１２５号に記載される直流相殺方式（Ｄ
Ｃキャンセル方式）に基づき、第１０図（タイムチャー
ト）に示すように，走査信号線ＤＬの駐動電圧を制御す
ることによってさらに液晶ＬＣに加わる直流或分を低減
することができる。 第１０図において、Ｖｉは任意の走査信号線ＧＬの能動
電圧、Ｖ　ｉ　＋　１はその次段の走査信号線ＧＬの岨
動電圧である。Ｖｅｅは走査信号線ＧＬに印加されるロ
ウレベルの能動電圧Ｖｄｍｉｎ、Ｖｄｃｌは走査信号ｖ
ＡＧＬに印加されるハイレベルのＩ！ｉｎ電圧Ｖ’ｄｍ
ａｘである。各時刻ｔ＝ｔ１〜ｔ４における中点電位Ｖ
ｉｃ（第９図参照）の電圧変化分△Ｖエ〜Δ■，は次の
ようになる。 △Ｖ　Ｌ　＝　　（　Ｃ　ｇｓ／　Ｃ　）・Ｖ　２△Ｖ
２＝＋（Ｃｇｓ／Ｃ）｛Ｖ１＋Ｖ２）＝（Ｃａｄｄ／　
Ｃ）・Ｖ　２ ΔＶ，＝−（Ｃｇｓ／Ｃ）・Ｖ１ ＋　（Ｃ　ａｄｄ／　Ｃ　）’　（Ｖ　１　＋　Ｖ　２
　）ΔＶ，＝　一（Ｃａｄｄ／　Ｃ）・Ｖ　１だだし、
画素の合計の容量：Ｃ　＝　Ｃｇｓ＋　Ｃｐｉｘ＋Ｃａ
ｄｄ ここで、走査信号線ＧＬに印加される岨動電圧が充分で
あれば（下記【注】参照）、液晶ＬＣに加わる直流電圧
は、 △ｖ３＋ΔＶ４＝　（Ｃａｄｄ−Ｖ　２　−　Ｃｇｓ−
Ｖ　ｔ）／　Ｃとなるので、Ｃａｄｄ−ｖ２＝Ｃｇｓ−
ｖ１とすると、液晶ＬＣに加わる直流電圧はＯになる。 【注］時刻ｔ１，ｔ２で走査線Ｖｉの変化分が中点？位
Ｖｌｃに影響を及ぼすが、ｔ２〜ｔ，の期間に中点電位
Ｖｌｃは信号線Ｘｉを通じて映像信号電位と同じ電位に
される（映像信号の十分な書き込み）。 液晶にかかる電位はＴＰＴがオフした直後の電位でほぼ
決定される（ＴＰＴオフ期間がオン期間より圧倒的に長
い）。したがって、液晶にかかる直流分の計算は、期間
ｔ■〜ｔ３はほぼ無視でき、ＴＰＴがオフ直後の電位、
即ち時刻ｔ，、Ｌ４における過渡時の影響を考えれば良
い。なお，映像信号Ｖｉはフレーム毎、あるいはライン
毎に極性が反転し，映像信号そのものによる直流分は零
とされている。 つまり、直流相殺方式は、重ね合せ容量Ｃｇｓによる中
点電位Ｖｌｃの引き込みによる低下分を，保持容量素子
Ｃ　ａｄｄおよび次段の走査信号線ＧＬ（容量電極線）
に印加される廓動電圧によって押し上げ、液晶ＬＣに加
わる直流或分を極めて小さくすることができる。この結
果、液晶表示装置は液晶ＬＣの寿命を向上することがで
きる。勿論、遮光効果を上げるためにゲートＧＴを大き
くした場合、それに伴って保持容量Ｃ　ａｄｄの値を大
きくすれば良い。 以上，本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 たとえば、本実施例ではゲート電極形威→ゲート絶縁膜
形戊→半導体層形或→ソース・ドレイン電極形或の逆ス
タガ構造を示したが、上下関係または作る順番がそれと
逆のスタガ構造でもこの発明は有効である。 ［発明の効果１ 以上説明したように、この発明に係る液晶表示装置にお
いては、格子状の不透明導電膜を設け、不透明導電膜と
透明導電膜とを接続し、また薄膜トランジスタの半導体
層を遮光する不透明２ｇ電膜を設け、不透明導電膜と透
明導電膜とを接続するから，透明導電膜の膜厚を小さく
したとしても、透明導電膜の実質上の抵抗を小さくする
ことができるので、画像が良好であるとともに、表示画
面が明るくなり，表示品質が良好である。このように，
この発明の効果は顕著である。

【図面の簡単な説明】

第工図はこの発明に係るアクティブ・マトリックス方式
のカラー液晶表示装置の液晶表示部の一画素を示す要部
平面図、第２Ａ図は前記第１図のＩＩＢ−ＩＩＢ切断線
で切った部分とシール部周辺部の断面図，第２Ｂ図は第
１図のｎｃ−ｎｃ切断線における断面図、第３図は前記
第ｌ図に示す画素を複数配置した液晶表示部の要部平面
図、第４図乃至第６図は前記第↓図に示す画素の所定の
層のみを描いた平面図、第７図は前記第３図に示す画素
電極層とカラーフィルタ層のみを描いたとを重ね合せた
状態における要部平面図、第８図はアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部を示す等
価回路図、第９図は第１図に記載される画素の等価回路
図、第１０図は直流相殺方式による走査信号線の邪動電
圧を示すタイムチャートである。 ＳＵＢ・・・透明ガラス基板 ＧＬ・・・走査信号線 ＤＬ・・・映像信号線 ＧＩ・・・絶縁膜 ＧＴ・・ゲート電極 ＡＳ・・・ｉ型半導体層 ＳＤ・・・ソース電極またはドレイン電極ｐｓｖ・・・
保護膜 ＢＭ・・・遮光膜 ＬＣ・・・液晶 ＴＰＴ・・・薄膜トランジスタ ＩＴ○・・・透明電極 ｇ，ｄ・・・導電膜 Ｃ　ａｄｄ・・・保持容量素子 Ｃｇｓ・・・重ね合せ容量 Ｃｐｉｘ・・・液晶容量

Claims (1)

1. 【特許請求の範囲】 １、格子状の不透明導電膜を設け、上記不透明導電膜と
   透明導電膜とを接続したことを特徴とする液晶表示装置
   。 ２、薄膜トランジスタと画素電極とを画素の一構成要素
   とするアクティブ・マトリックス方式の液晶表示装置に
   おいて、上記薄膜トランジスタの半導体層を遮光する不
   透明導電膜を設け、上記不透明導電膜と透明導電膜とを
   接続したことを特徴とする液晶表示装置。