JPH0359543A - カラー液晶表示装置の製造方法 - Google Patents
カラー液晶表示装置の製造方法Info
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- JPH0359543A JPH0359543A JP1194191A JP19419189A JPH0359543A JP H0359543 A JPH0359543 A JP H0359543A JP 1194191 A JP1194191 A JP 1194191A JP 19419189 A JP19419189 A JP 19419189A JP H0359543 A JPH0359543 A JP H0359543A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
アクティブ・マトリクス方式の液晶表示装置は。
マトリクス状に配列された複数の画素電極の各々に対応
して非線形素子(スイッチング素子)を設けたものであ
る。各画素における液晶は理論的には常時駆動(デユー
ティ比1.0)されているので、時分割駆動方式を採用
している。いわゆる単純マトリクス方式と比べてアクテ
ィブ方式はコントラストが良く特にカラーでは欠かせな
い技術となりつつある。スイッチング素子として代表的
なものとしては薄膜トランジスタ(TPT)がある。 従来のカラー液晶表示装置の製造方法においては、シア
ン染料とイエロー染料とを混合した混合染料を用いて、
緑色カラーフィルタを染色している。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した12.5型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁193〜2
10.1986年12月15日、日経マグロウヒル社発
行、で知られている。
して非線形素子(スイッチング素子)を設けたものであ
る。各画素における液晶は理論的には常時駆動(デユー
ティ比1.0)されているので、時分割駆動方式を採用
している。いわゆる単純マトリクス方式と比べてアクテ
ィブ方式はコントラストが良く特にカラーでは欠かせな
い技術となりつつある。スイッチング素子として代表的
なものとしては薄膜トランジスタ(TPT)がある。 従来のカラー液晶表示装置の製造方法においては、シア
ン染料とイエロー染料とを混合した混合染料を用いて、
緑色カラーフィルタを染色している。 なお、薄膜トランジスタを使用したアクティブ・マトリ
クス方式の液晶表示装置は、たとえば「冗長構成を採用
した12.5型アクテイブ・マトリクス方式カラー液晶
デイスプレィ」、日経エレクトロニクス、頁193〜2
10.1986年12月15日、日経マグロウヒル社発
行、で知られている。
【発明が解決しようとする課題1
しかし、このようなカラー液晶表示装置の製造方法にお
いては、わずかな染色条件の相違により、染色基材に対
する混合染料の流動状態などが大きく相違するから、緑
色カラーフィルタを一定の色調に染色するのは困難であ
った。 この発明は上述の課題を解決するためになされたもので
、容易に緑色カラーフィルタを一定の色調に染色するこ
とができるカラー液晶表示装置の製造方法を提供するこ
とを目的とする。 【課題を解決するための手段】 この目的を達成するため、この発明においては、緑色カ
ラーフィルタを有するカラー液晶表示装置を製造する方
法において、染色基材をシアン染料で染色したのち、上
記染色基材をイエロー染料で染色することにより、上記
緑色カラーフィルタを染色する。
いては、わずかな染色条件の相違により、染色基材に対
する混合染料の流動状態などが大きく相違するから、緑
色カラーフィルタを一定の色調に染色するのは困難であ
った。 この発明は上述の課題を解決するためになされたもので
、容易に緑色カラーフィルタを一定の色調に染色するこ
とができるカラー液晶表示装置の製造方法を提供するこ
とを目的とする。 【課題を解決するための手段】 この目的を達成するため、この発明においては、緑色カ
ラーフィルタを有するカラー液晶表示装置を製造する方
法において、染色基材をシアン染料で染色したのち、上
記染色基材をイエロー染料で染色することにより、上記
緑色カラーフィルタを染色する。
このカラー液晶表示装置の製造方法においては、シアン
染料、イエロー染料の各染色条件を固定にすることで、
染色基材へのシアン染料、イエロー染料の各染着量を一
定にすることができる。
染料、イエロー染料の各染色条件を固定にすることで、
染色基材へのシアン染料、イエロー染料の各染着量を一
定にすることができる。
以下、この発明を適用すべきアクティブ・マトリクス方
式のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 第2A図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第2B図は第2A図の■B−nB切断線における
断面と表示パネルのシール部付近の断面を示す図、第2
C図は第2A図のnc−nc切断線における断面図であ
る。また、第3図(要部平面図)には第2A図に示す画
素を複数配置したときの平面図を示す。 (画素配置) 第2A図に示すように、各画素は隣接する2本の走査信
号線(ゲート信号線または水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線または垂直信号線
)DLとの交差領域内(4本の信号線で囲まれた領域内
)に配置されている。 各画素は薄膜トランジスタTPT、透明画素電極ITO
Iおよび保持容量素子Caddを含む、走査信号線GL
は列方向に延在し、行方向に複数本配置されている。映
像信号線DLは行方向に延在し。 列方向に複数本配置されている。 (表示部断面全体構造) 第2B図に示すように、液晶LCを基準に下部透明ガラ
ス基板5UBI側には薄膜トランジスタTPTおよび透
明画素電極ITOIが形成され、上部透明ガラス基板5
UB2側にはカラーフィルタFIL、遮光用ブラックマ
トリクスパターンを形成する遮光膜BMが形成されてい
る。下部透明ガラス基板5UBIはたとえば1 、1
[mml程度の厚さで構成されている。 第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板5UBI、5UB2の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板5UB1.5UB2の右側縁部分で
外部引出配線の存在しない部分の断面を示している。 第2B図の左側、右側のそれぞれに示すシール材SLは
液晶LCを封止するように構成されており、液晶封入口
(図示していない)を除く透明ガラス基板5UBI、5
UB2の総周囲全体に沿って形成されている。シール材
SLはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板5UBZ側の共通透明画素電極IT
O2は、少なくとも一個所において、銀ペースト材SI
Lによって下部透明ガラス基板5UBI側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極GT、ソース電極SDI、ドレイン電極SD2
のそれぞれと同一製造工程で形成される。 配向膜0RII、0RI2、透明画素電極IT01、共
通透明画素電極ITO2、保護膜psv1、PSV2、
絶縁膜GIのそれぞれの層は、シール材SLの内側に形
成される6偏光板POL1、POL2はそれぞれ下部透
明ガラス基板5UBI、上部透明ガラス基板5UB2の
外側の表面に形成されている。 液晶LCは液晶分子の向きを設定する下部配向膜0RI
Iと上部配向膜0RI2との間に封入され、シール部S
Lよってシールされている。 下部配向膜0RIIは下部透明ガラス基板5UBl側の
保護膜PSVIの上部に形成される。 上部透明ガラス基板5UB2の内側(液晶LC側)の表
面には、遮光膜BM、カラーフィルタFIL、保護膜P
SV2、共通透明画素電極ITO2(COM)および上
部配向膜○RI2が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板5UBl側、上
部透明ガラス基板5UBZ側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板5UBI、5UB2を
重ね合わせ、両者間に液晶LCを封入することによって
組み立てられる。 (薄膜トランジスタTPT> 薄膜トランジスタTPTは、ゲート電極GTに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタTPTは、画素内において3
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTI、TFT2お°よびTFT3で構
成されている。薄膜トランジスタTFTI−TFT3の
それぞれは実質的に同一サイズ(チャンネル長と幅が同
じ)で構成されている。この分割された薄膜トランジス
タTPT 1〜TFT3のそれぞれは、主にゲート電極
GT、ゲート絶縁膜GI、i型(真性、1ntrins
ic−導電型決定不純物がドープされていない)非晶質
シリコン(Si)からなるi型半導体層AS、一対のソ
ース電極SD1およびドレイン電極SD2で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、この液晶表示装置の回路ではその
極性は動作中反転するので、ソース・ドレインは動作中
入れ替わると理解されたい、しかし、以下の説明でも、
便宜上一方をソース、他方をドレインと固定して表現す
る。 (ゲート電極GT) ゲート電極GTは第4図(第2A図の第1導電膜g1.
第2導電膜g2およびi型半導体層ASのみを描いた平
面図)に詳細に示すように、走査信号線GLから垂直方
向(第2A図および第4図において上方向)に突出する
形状で構成されている(丁字形状に分岐されている)、
ゲート電極GTは薄膜トランジスタTFTI−TFT3
のそれぞれの形成領域まで突出するように構成されてい
る。薄膜トランジスタTPTI〜TFT3のそれぞれの
ゲート電極GTは、一体に(共通ゲート電極として)構
成されており、走査信号線GLに連続して形成されてい
る。ゲート電極GTは、薄膜トランジスタTPTの形成
領域において大きい段差を作らないように、単層の第1
導電膜g1で構成する。第1導電膜g1はたとえばスパ
ッタで形成されたクロム(Cr)膜を用い、 1000
[人]程度の膜厚で形成する。 このゲート電極GTは第2A図、第2B図および第4図
に示されているように、i型半導体層ASを完全に覆う
よう(下方からみて)それより太き目に形成される。し
たがって、下部透明ガラス基板5UBIの下方に蛍光灯
等のバックライトBLを取り付けた場合、この不透明な
りロムからなるゲート電極GTが影となって、i型半導
体層ASにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜1〜ランジスタTFTのオフ特性
劣化は超きにくくなる。なお、ゲート電iGTの本来の
大きさは、ソース電極SDIとドレイン電極SD2との
間をまたがるに最低限必要な(ゲート電極GTとソース
電極SDI、ドレイン電極SD2との位置合わせ余裕分
も含めて)@を持ち、チャンネル@Wを決めるその奥行
き長さはソース電極SDiとドレイン電極SD2との間
の距II(チャンネル長〉Lとの比、すなわち相互コン
ダクタンスgmを決定するファクタW/Lをいくつにす
るかによって決められる。 この液晶表示装置におけるゲート電極GTの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極GTのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極GTおよび走査信号線GL
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム(Al
)、純アルミニウム、パラジウム(Pd)を含有させた
アルミニウム等を選ぶことができる。 (走査信号線GL> 走査信号線GLは第1導電膜glおよびその上部に設け
られた第2導電膜g2からなる複合膜で構成されている
。この走査信号線OLの第1導電膜glはゲート電極G
Tの第1導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。 第2導電膜g2はたとえばスパッタで形成されたアルミ
ニウム膜を用い、1000〜5500[人]程度の膜厚
で形成する。第2導電膜g2は走査信号線GLの抵抗値
を低減し、信号伝達速度の高速化(画素の情報の書込特
性向上)を図ることができるように構成され、ている。 また、走査信号11GLは第1導電膜g1の幅寸法に比
べて第2導電膜g2の幅寸法を小さく構成している。す
なわち、走査信号wAGLはその側壁の段差形状がゆる
やかになっている。 (絶縁膜GI> 絶縁膜GIは薄膜トランジスタTPTI〜TFT3のそ
れぞれのゲートM縁膜として使用される。 絶縁膜GIはゲート電極GTおよび走査信号、IGLの
上層に形成されている。絶縁膜GIはたとえばプラズマ
CVDで形成された窒化シリコン膜を用い、30001
”入]程度の膜厚で形成する。 (i型半導体層AS) i型半導体層ASは、第4図に示すように、複数に分割
された薄膜トランジスタTFTI−TFT3のそれぞれ
のチャネル形成領域として使用される。i型半導体層A
Sは非晶質シリコン膜または多結晶シリコン膜で形成し
、約1800[人]程度の膜厚で形成する。 このi型半導体層ASは、供給ガスの威令を変えて5i
2N、からなるゲート縫縁膜として使用される絶縁膜G
Iの形成に連続して、同じプラズマCVD装置で、しか
もそのプラズマCVD装置から外部に露出することなく
形成される。また、オーミックコンタクト用のPをドー
プしたN+型半導体層do(第2B図)も同様に連続し
て約400[Alの厚さに形成される。しかる後、下部
透明ガラス基板5UBIはCVD装置から外に取り出さ
れ、写真処理技術によりN+型半導体JldOおよびi
型半導体層ASは第2A図、第2B図および第4図に示
すように独立した島状にパターニングされる。 i型半導体層ASは、第2A図および第4図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間にも設けられている。この
交差部のi型半導体層ASは交差部における走査信号線
OLと映像信号線DLとの短絡を低減するように構成さ
れている。 (ソース電極SDI、ドレイン電極5D2))複数に分
割された薄膜トランジスタTPTI〜TFT3のそれぞ
れのソース電極SD1とドレイン電極SD2とは、第2
A図、第2B図および第5図(第2A図の第1〜第3導
電膜di〜d3のみを描いた平面図)で詳細に示すよう
に、i型半導体層AS上にそれぞれ離隔して設けられて
いる。 ソース電極SD1. ドレイン電極SD2のそれぞれ
は、N+型半導体層doに接触する下層側から、第1導
電膜d1、第2導電膜d2、第3導電膜d3を順次重ね
合わせて構成されている。ソース電極SDIの第1導電
膜d1、第2導電膜d2および第3導電膜d3は、ドレ
イン電極SD2の第I導電膜d1、第2導電膜d2およ
び第3導電膜d3と同一製造工程で形成される。 第1導電膜d1はスパッタで形成したクロム膜を用い、
500〜1000[A ]の膜厚(この液晶表示装置で
は、600[入]程度の膜厚)で形成する。クロム膜は
膜厚を厚く形成するとストレスが大きくなるので、 2
000[人]程度の膜厚を越えない範囲で形成する。ク
ロム膜はN+型半導体層doとの接触が良好である。ク
ロム膜は後述する第2導電膜d2のアルミニウムがN+
型半導体/ldoに拡散することを防止するいわゆるバ
リア層を構成する。 第I導電膜d1としては、クロム膜の他に高融点金属(
Mo、Ti、Ta、W)膜、高融点金属シリサイド(M
OSi2、TiSi2、TaSi、、WSi2)膜で形
成してもよい。 第1導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第1導電膜d1を
マスクとして、N+型半導体層dOが除去される。つま
り、i型半導体JliAS上に残っていたN+型半導体
層doは第1導電膜d1以外の部分がセルファラインで
除去される。このとき、N+型半導体層dOはその厚さ
分は全て除去されるようエッチされるので、i型半導体
層ASも若干その表面部分でエッチされるが、その程度
はエッチ時間で制御すればよい。 しかる後、第2導電膜d2がアルミニウムのスパッタリ
ングで3000〜5500[入]の膜厚(この液晶表示
装置では、3500[人]程度の膜厚)に形成される。 アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極SDI、
ドレイン電極SD2および映像信号gDLの抵抗値を低
減するように構成されている。第2導電膜d2としては
アルミニウム膜の他にシリコンや銅(Cu)を添加物と
して含有させたアルミニウム膜で形成してもよい。 第2導電膜d2の写真処理技術によるパターニング後、
第3導電膜d3が形成される。この第3導電膜d3はス
パッタリングで形成された透明導電膜(Induim−
Tin−Oxide I T O:ネサ膜)からなり
、1000〜2000[A ]の膜厚(この液晶表示装
置では、1200[入コ程度の膜厚)で形成される。こ
の第3導電膜d3はソース電極SDI、ドレイン電極S
D2および映像信号線DLを構成するとともに、透明画
素電極ITOIを構成するようになっている。 ソース電極SDIの第1導電膜d1. ドレイン電極S
D2の第1導電膜d1のそれぞれは、上層の第2導電膜
d2および第3導電膜d3に比べて内側に(チャンネル
領域内に)大きく入り込んでいる。つまり、これらの部
分における第1導電膜d1は第2導電膜d2、第3導1
!膜d3とは無関係に薄膜トランジスタTPTのゲート
長りを規定できるように構成されている。 ソース電極SDIは透明画素電極IT○1に接続されて
いる。ソース電極SDIは、i型半導体層ASの段差形
状(第1導電膜g1の膜厚、N+型半導体MdOの膜厚
およびi型半導体層ASの膜厚を加算した膜厚に相当す
る段差)に沿って構成されている。具体的には、ソース
電極SDIは、i型半導体層ASの段差形状に沿って形
成された第1導電膜d1と、この第1導電膜d1の上部
にそれに比べて透明画素電極ITOIと接続される側を
小さいサイズで形成した第2導電膜d2と。 この第2導電膜d2から露出する第I導電膜d1に接続
された第3導電膜d3とで構成されている。 ソース電極SDIの第2導電膜d2は第1導電膜d1の
クロム膜がストレスの増大から厚く形成できず、i型半
導体層ASの段差形状を乗り越えられないので、このi
型半導体層ASを乗り越えるために構成されている。つ
まり、第2導電膜d2は厚く形成することでステップカ
バレッジを向上している。第2導電膜d2は厚く形成で
きるので、ソース電極SDIの抵抗値(ドレイン電極S
D2や映像信号線DLについても同様)の低減に太きく
寄与している。第3導電膜d3は第2導電膜d2のi型
半導体層ASに起因する段差形状を乗り越えることがで
きないので、第2導電膜d2のサイズを小さくすること
で、露出する第I導電膜d1に接続するように構成され
ている。第1導電膜d1と第3導電膜d3とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極SDIと透明画素電極IT○1とを
確実に接続することができる。 (透明画素電極I To 1) 透明画素電極ITOIは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。 透明画素電極ITOIは画素の複数に分割された薄膜ト
ランジスタTPTI〜TFT3のそれぞれに対応して3
つの分割透明画素電極El、E2、E3に分割されてい
る。分割透明画素電極E1〜E3は各々薄膜トランジス
タTPTのソース電極SDIに接続されている。 分割透明画素電極E1〜E3のそれぞれは実質的に同一
面積となるようにパターニングされている。 このように、1画素の薄膜トランジスタTPTを複数の
薄膜トランジスタTPTI〜TFT3に分割し、この複
数に分割された薄膜トランジスタTPTI〜TFT3の
それぞれに分割透明画素電極E1〜E3のそれぞれを接
続することにより、分割された一部分(たとえば、薄膜
トランジスタTFTI)が点欠陥になっても、画素全体
でみれば点欠陥でなくなる(薄膜トランジスタTFT2
および薄膜トランジスタTFT3が欠陥でない)ので、
点欠陥の確率に低減することができ、また欠陥を見にく
くすることができる。 また5分割透明画素電極E1〜E3のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極E
1〜E3のそれぞれと共通透明画素電極ITO2とで構
成されるそれぞれの液晶容量Cpixを均一にすること
ができる。 (保護膜PSVI> 薄膜トランジスタTPTおよび透明画素電極ITOI上
には保護膜PSVIが設けられている。 保護膜PSVIは主に薄膜トランジスタTPTを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜PSVIはたと
えばプラズマCVD装置で形成した酸化シリコン膜や窒
化シリコン膜で形成されており、aooocλ]程度の
膜厚で形成する。 (遮光膜BM> 上部透明ガラス基板S U B 2側には、外部光(第
2B図では上方からの光)がチャネル形成領域として使
用されるi型半導体層ASに入射されないように、遮@
@BMが設けられ、遮蔽膜BMは第6図のハツチングに
示すようなパターンとされている。なお、第6図は第2
A図におけるITO膜からなる第3導電膜d3、カラー
フィルタFILおよび遮光膜BMのみを描いた平面図で
ある。 遮光膜BMは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで1300[入]程度
の膜厚に形成される。 したがって、薄膜トランジスタTPTI〜TFT3のi
型半導体層ASは上下にある遮光膜BMおよび太き目の
ゲート電極GTによってサンドインチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜BMは第6図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜BMは格子状に形成さ
れ(ブラックマトリクス)、この格子で1画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜BMによってはっきりとし、コントラストが向上
する。つまり、遮光膜BMはi型半導体層Asに対する
遮光とブラックマトリクスとの2つの機能をもつ。 なお、バックライトを上部透明ガラス基板5UB2側に
取り付け、下部透明ガラス基板5UBIをwt察側(外
部露出側)とすることもできる。 (共通透明画素電極I To 2> 共通透明画素電極ITO2は、下部透明ガラス基板5U
BI側に画素毎に設けられた透明画素電極ITOLに対
向し、液晶LCの光学的な状態は各画素電極IT○1と
共通透明画素電極IT○2との間の電位差(電界)に応
答して変化する。この共通透明画素電極ITO2にはコ
モン電圧Vcomが印加されるように構成されている。 コモン電圧Vcomは映像信号sDLに印加されるロウ
レベルの開動電圧V d mfnとハイレベルの岨動電
圧V d rrraxとの中間電位で娶る。 (カラーフィルタF I L> カラーフィルタFILはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタFILは画素に対向する位置に各画素毎に
ドツト状に形成され(第7図)、染め分けられている(
第7図は第3図の第3導電膜/1ld3とカラーフィル
タFILのみを描いたもので、R,G、Bの各カラーフ
ィルターFILはそれぞれ、45’ 135°、ク
ロスのハツチを施しである)。カラーフィルタFILは
第6図に示すように透明画素電極ITOI (El−E
3)の全てを覆うように太き目に形成され、遮光膜BM
はカラーフィルタFILおよび透明画素電横丁TOIの
エツジ部分と重なるよう透明画素電極ITOIの周縁部
より内側に形成されている。 カラーフィルタFILは次のように形成することができ
る。まず、上部透明ガラス基板5UB2の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタRを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタG、青色フィルタBを順次形成する。 (保護膜PSV2> 保護膜PSV2はカラーフィルタFILを異なる色に染
め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 (画素配列) 液晶表示部の各画素は、第3図および第7図に示すよう
に、走査信号線OLが延在する方向と同一列方向に複数
配置され、画素列Xi、X2゜X3.X4.・・・のそ
れぞれを構成している。各画素列Xi、X2.X3.X
4.・・・のそれぞれの画素は、薄膜トランジスタTF
TI〜TFT3および分割透明画素電極E1〜E3の配
置位置を同一に構成している。つまり、奇数画素列Xi
、X3゜・・・のそれぞれの画素は、薄膜トランジスタ
TPT1〜TFT3の配置位置を左側、分割透明画素電
極E1〜E3の配置位置を右側に構成している。 奇数画素列Xi、X3.・・・のそれぞれの行方向の隣
りの偶数画素列X2.X4.・・・のそれぞれの画素は
、奇数画素列Xi、X3.・・・のそれぞれの画素を映
像信号線DLの延在方向を基準にして線対称でひっくり
返した画素で構成されている。すなわち、画素列X2.
X4.・・・のそれぞれの画素は、薄膜トランジスタT
PTI〜TFT3の配置位置を右側、透明画素電極E1
〜E3の配置位置を左側に構成している。そして、画素
列X2.X4゜・・・のそれぞれの画素は、画素列Xi
、X3.・・・のそれぞれの画素に対し、列方向に半画
素間隔移動させて(ずらして)配置されている。つまり
、画素列Xの各画素間隔を1.0 (1,0ピツチ)と
すると、次段の画素列Xは、各画素間隔を1.0とし。 前段の画素列Xに対して列方向に0.5画素間隔(0,
5ピツチ)ずれている。各画素間を行方向に延在する映
像信号線DLは、各画素列X間において、半画素間隔分
(0,5ピツチ分)列方向に延在するように構成されて
いる。 その結果、第7図に示すように、前段の画素列Xの所定
色フィルタが形成された画素(たとえば、画素列X3の
赤色フィルタRが形成された画素)と次段の画素列Xの
同一色フィルタが形成された画素(たとえば、画素列X
4の赤色フィルタRが形成された画素)とが1.5画素
間隔(1,5ピツチ)離隔され、またRGBのカラーフ
ィルタFILは三角形配置となる。カラーフィルタFI
LのRGBの三角形配置構造は、各色の混色を良くする
ことができるので、カラー画像の解像度を向上すること
ができる。 また、映像信号線DLは、各画素列X間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したかって、映像信号線D
Lの引き回しをなくしその占有面積を低減することがで
き、また映像信号線DLの迂回をなくし、多層配線構造
を廃止することができる。 (表示装置全体等価回路) この液晶表示装置の等価回路を第8図に示す。 XiG、Xi+IG、・・・は、緑色フィルタGが形成
される画素に接続された映像信号線DLである。 XiB、Xi+IB、・・・は、青色フィルタBが形成
される画素に接続された映像信号線DLである。 Xi+IR,Xi+2R,・・・は、赤色フィルタRが
形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号岨動回路で選択され
る。Yiは第3図および第7図に示す画素列X1を選択
する走査信号Bar、である。 同様に、Yi+1.Yi+2.・・・のそれぞれは、画
素列X2.X3.・・・のそれぞれを選択する走査信号
A10Lである。これらの走査信号fiGLは垂直走査
回路に接続されている。 (保持容量素子Caddの構造) 分割透明画素電極E1〜E3のそれぞれは、薄膜トラン
ジスタTPTと接続される端部と反対側の端部において
、隣りの走査信号線GLと重なるよう、L字状に屈折し
て形成されている。この重ね合わせは、第2C図からも
明らかなように、分割透明画素電極E1〜E3のそれぞ
れを一方の電極PL2とし、隣りの走査信号iGLを他
方の電極PLIとする保持容量素子(静電容量素子)C
addを構成する。この保持容量素子Caddの誘電体
膜は、薄膜トランジスタTPTのゲート絶縁膜として使
用される絶縁膜GIと同一層で4it威されている。 保持容量素子Caddは、第4図からも明らかなように
、ゲート1iAG Lの第1導電膜g1の幅を広げた部
分に形成されている。なお、映像信号線DLと交差する
部分の第1導電膜g1は映像信号線DLとの短絡の確率
を小さくするため細くされている。 保持容量素子Caddを構成するために重ね合わされる
分割透明画素電極E1〜E3のそれぞれと電極PLIと
の間の一部には、ソース電極sD1と同様に、段差形状
を乗り越える際に透明画素電極ITOIが断線しないよ
うに、第1導電膜d1および第2導電膜d2で構成され
た島領域が設けられている。この島領域は、透明画素電
極IT○工の面積(開口率)を低下しないように、でき
る限り小さく構成する。 (保持容量素子Caddの等価回路とその動作)第2A
図に示される画素の等価回路を第9図に示す。第9図に
おいて、Cgsは薄膜トランジスタTPTのゲート電極
GTとソース電極SD1との間に形成される寄生容量で
ある。寄生容ftCgsの誘電体膜は絶縁膜GIである
。Cpixは透明画素電極ITOI (PIX)と共通
透明画素電極IT02 (COM)との間に形成される
液晶容量である。液晶容量Cpixの誘電体膜は液晶L
C1保護膜PSVIおよび配向膜0R11,0RI2で
ある。vlcは中点電位である。 保持容量素子Caddは、薄膜トランジスタTPTがス
イッチングするとき、中点電位(画素電極電位)Vic
に対するゲート電位変化ΔVgの影響を低減するように
働く。この様子を式で表すと、次式のようになる。 ΔV1c= (Cgs/(Cgs+Cadd+Cpix
)) XΔVgここで、ΔViaはΔVgによる中点電
位の変化分を表わす。この変化分ΔVlcは液晶LCに
加わる直流成分の原因となるが、保持容量Caddを大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Caddは放電時間を長くする作用
もあり、薄膜トランジスタTPTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低
減は、液晶LCの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。 前述したように、ゲート電極GTはi型半導体層ASを
完全に覆うよう大きくされている分、ソース電極SDI
、ドレイン電極SD2とのオーバラップ面積が増え、し
たがって寄生容量Cgsが大きくなり、中点電位Vlc
はゲート(走査)信号Vgの影響を受は易くなるという
逆効果が生じる。 しかし、保持容量素子Caddを設けることによりこの
デメリットも解消することができる。 保持容量素子Caddの保持容量は、画素の書込特性か
ら、液晶容量Cpixに対して4〜8倍(4・Cpix
(Cadd(8・Cpix) 、重ね合わせ容量Cgs
に対して8〜32倍(8・Cgs< Cadd< 32
・Cgs)程度の値に設定する。 (保持容量素子Cadd電極線の結線方法)容量電極線
としてのみ使用される最終段の走査信号線GL(または
初段の走査信号、IGL)は、第8図に示すように、共
通透明画素電極IT○2(Vcom )に接続する。共
通透明画素電極IT○2は、第2B図に示すように、液
晶表示装置の周縁部において銀ペースト材SLによって
外部引出配線に接続されている。しかも、この外部引出
配線の一部の導電層(glおよびg2)は走査信号線G
Lと同一製造工程で構成されている。この結果、最終段
の走査信号線(容量電極線)GLは、共通透明画素電極
IT○2に簡単に接続することができる。 または、第8図の点線で示すように、最終段(初段)の
走査信号a(容量電極、t)GLを初e(R終段)の走
査信号線GLに接続してもよい。 なお、この接続は液晶表示部内の内部配線ある魁は外部
引出配線によって行なうことができる。 (保持容量素子Caddの走査信号による直流分羽殺) この液晶表示装置は、先に本願出願人によって出願され
た特願昭62−95125号に記載される直流相殺方式
(DCキャンセル方式)に基づき、第10図(タイムチ
ャート)に示すように、走査信号線GLの駆動電圧を制
御することによってさらに液晶LCに加わる直流成分を
低減することができる。第10図において、Viは任意
の走査信号線GLの駆動電圧、Vi+1はその次段の走
査信号線GLの駆動電圧である。Veeは映像信号線D
Lに印加されるロウレベルの駆動電圧Vdm1n。 Vddは映像信号線DLに印加されるハイレベルの駆動
電圧V d naxである。各時刻t=t 1〜t4に
おける中点電位Vlc(第9図参照)の電圧変化分Δv
1〜△V4は、画素の合計の容量C=Cgs+Cpix
+ Caddとすると1次式で表される。 ΔVt= (Cgs/C)i2 ΔV2=+(Cgs/C)(V1+V2)−(Cadd
/C)・V2 Δv3=−(Cgs/C)・vl + (Cadd/ C)・(V 1 + V 2 )Δ
v、== −(Cadd/ C)・V 1ここで、走査
信号線GLに印加される駆動電圧が充分であれば(下記
式のカラー液晶表示装置を説明する。 なお、液晶表示装置を説明するための全図において、同
一機能を有するものは同一符号を付け、その繰り返しの
説明は省略する。 第2A図はこの発明が適用されるアクティブ・マトリク
ス方式カラー液晶表示装置の一画素とその周辺を示す平
面図、第2B図は第2A図の■B−nB切断線における
断面と表示パネルのシール部付近の断面を示す図、第2
C図は第2A図のnc−nc切断線における断面図であ
る。また、第3図(要部平面図)には第2A図に示す画
素を複数配置したときの平面図を示す。 (画素配置) 第2A図に示すように、各画素は隣接する2本の走査信
号線(ゲート信号線または水平信号線)GLと、隣接す
る2本の映像信号線(ドレイン信号線または垂直信号線
)DLとの交差領域内(4本の信号線で囲まれた領域内
)に配置されている。 各画素は薄膜トランジスタTPT、透明画素電極ITO
Iおよび保持容量素子Caddを含む、走査信号線GL
は列方向に延在し、行方向に複数本配置されている。映
像信号線DLは行方向に延在し。 列方向に複数本配置されている。 (表示部断面全体構造) 第2B図に示すように、液晶LCを基準に下部透明ガラ
ス基板5UBI側には薄膜トランジスタTPTおよび透
明画素電極ITOIが形成され、上部透明ガラス基板5
UB2側にはカラーフィルタFIL、遮光用ブラックマ
トリクスパターンを形成する遮光膜BMが形成されてい
る。下部透明ガラス基板5UBIはたとえば1 、1
[mml程度の厚さで構成されている。 第2B図の中央部は一画素部分の断面を示しているが、
左側は透明ガラス基板5UBI、5UB2の左側縁部分
で外部引出配線の存在する部分の断面を示しており、右
側は透明ガラス基板5UB1.5UB2の右側縁部分で
外部引出配線の存在しない部分の断面を示している。 第2B図の左側、右側のそれぞれに示すシール材SLは
液晶LCを封止するように構成されており、液晶封入口
(図示していない)を除く透明ガラス基板5UBI、5
UB2の総周囲全体に沿って形成されている。シール材
SLはたとえばエポキシ樹脂で形成されている。 上部透明ガラス基板5UBZ側の共通透明画素電極IT
O2は、少なくとも一個所において、銀ペースト材SI
Lによって下部透明ガラス基板5UBI側に形成された
外部引出配線に接続されている。この外部引出配線はゲ
ート電極GT、ソース電極SDI、ドレイン電極SD2
のそれぞれと同一製造工程で形成される。 配向膜0RII、0RI2、透明画素電極IT01、共
通透明画素電極ITO2、保護膜psv1、PSV2、
絶縁膜GIのそれぞれの層は、シール材SLの内側に形
成される6偏光板POL1、POL2はそれぞれ下部透
明ガラス基板5UBI、上部透明ガラス基板5UB2の
外側の表面に形成されている。 液晶LCは液晶分子の向きを設定する下部配向膜0RI
Iと上部配向膜0RI2との間に封入され、シール部S
Lよってシールされている。 下部配向膜0RIIは下部透明ガラス基板5UBl側の
保護膜PSVIの上部に形成される。 上部透明ガラス基板5UB2の内側(液晶LC側)の表
面には、遮光膜BM、カラーフィルタFIL、保護膜P
SV2、共通透明画素電極ITO2(COM)および上
部配向膜○RI2が順次積層して設けられている。 この液晶表示装置は下部透明ガラス基板5UBl側、上
部透明ガラス基板5UBZ側のそれぞれの層を別々に形
成し、その後上下透明ガラス基板5UBI、5UB2を
重ね合わせ、両者間に液晶LCを封入することによって
組み立てられる。 (薄膜トランジスタTPT> 薄膜トランジスタTPTは、ゲート電極GTに正のバイ
アスを印加すると、ソース−ドレイン間のチャネル抵抗
が小さくなり、バイアスを零にすると、チャネル抵抗は
大きくなるように動作する。 各画素の薄膜トランジスタTPTは、画素内において3
つ(複数)に分割され、薄膜トランジスタ(分割薄膜ト
ランジスタ)TFTI、TFT2お°よびTFT3で構
成されている。薄膜トランジスタTFTI−TFT3の
それぞれは実質的に同一サイズ(チャンネル長と幅が同
じ)で構成されている。この分割された薄膜トランジス
タTPT 1〜TFT3のそれぞれは、主にゲート電極
GT、ゲート絶縁膜GI、i型(真性、1ntrins
ic−導電型決定不純物がドープされていない)非晶質
シリコン(Si)からなるi型半導体層AS、一対のソ
ース電極SD1およびドレイン電極SD2で構成されて
いる。なお、ソース・ドレインは本来その間のバイアス
極性によって決まり、この液晶表示装置の回路ではその
極性は動作中反転するので、ソース・ドレインは動作中
入れ替わると理解されたい、しかし、以下の説明でも、
便宜上一方をソース、他方をドレインと固定して表現す
る。 (ゲート電極GT) ゲート電極GTは第4図(第2A図の第1導電膜g1.
第2導電膜g2およびi型半導体層ASのみを描いた平
面図)に詳細に示すように、走査信号線GLから垂直方
向(第2A図および第4図において上方向)に突出する
形状で構成されている(丁字形状に分岐されている)、
ゲート電極GTは薄膜トランジスタTFTI−TFT3
のそれぞれの形成領域まで突出するように構成されてい
る。薄膜トランジスタTPTI〜TFT3のそれぞれの
ゲート電極GTは、一体に(共通ゲート電極として)構
成されており、走査信号線GLに連続して形成されてい
る。ゲート電極GTは、薄膜トランジスタTPTの形成
領域において大きい段差を作らないように、単層の第1
導電膜g1で構成する。第1導電膜g1はたとえばスパ
ッタで形成されたクロム(Cr)膜を用い、 1000
[人]程度の膜厚で形成する。 このゲート電極GTは第2A図、第2B図および第4図
に示されているように、i型半導体層ASを完全に覆う
よう(下方からみて)それより太き目に形成される。し
たがって、下部透明ガラス基板5UBIの下方に蛍光灯
等のバックライトBLを取り付けた場合、この不透明な
りロムからなるゲート電極GTが影となって、i型半導
体層ASにはバックライト光が当たらず、光照射による
導電現象すなわち薄膜1〜ランジスタTFTのオフ特性
劣化は超きにくくなる。なお、ゲート電iGTの本来の
大きさは、ソース電極SDIとドレイン電極SD2との
間をまたがるに最低限必要な(ゲート電極GTとソース
電極SDI、ドレイン電極SD2との位置合わせ余裕分
も含めて)@を持ち、チャンネル@Wを決めるその奥行
き長さはソース電極SDiとドレイン電極SD2との間
の距II(チャンネル長〉Lとの比、すなわち相互コン
ダクタンスgmを決定するファクタW/Lをいくつにす
るかによって決められる。 この液晶表示装置におけるゲート電極GTの大きさはも
ちろん、上述した本来の大きさよりも大きくされる。 なお、ゲート電極GTのゲートおよび遮光の機能面から
だけで考えれば、ゲート電極GTおよび走査信号線GL
は単一の層で一体に形成してもよく、この場合不透明導
電材料としてシリコンを含有させたアルミニウム(Al
)、純アルミニウム、パラジウム(Pd)を含有させた
アルミニウム等を選ぶことができる。 (走査信号線GL> 走査信号線GLは第1導電膜glおよびその上部に設け
られた第2導電膜g2からなる複合膜で構成されている
。この走査信号線OLの第1導電膜glはゲート電極G
Tの第1導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。 第2導電膜g2はたとえばスパッタで形成されたアルミ
ニウム膜を用い、1000〜5500[人]程度の膜厚
で形成する。第2導電膜g2は走査信号線GLの抵抗値
を低減し、信号伝達速度の高速化(画素の情報の書込特
性向上)を図ることができるように構成され、ている。 また、走査信号11GLは第1導電膜g1の幅寸法に比
べて第2導電膜g2の幅寸法を小さく構成している。す
なわち、走査信号wAGLはその側壁の段差形状がゆる
やかになっている。 (絶縁膜GI> 絶縁膜GIは薄膜トランジスタTPTI〜TFT3のそ
れぞれのゲートM縁膜として使用される。 絶縁膜GIはゲート電極GTおよび走査信号、IGLの
上層に形成されている。絶縁膜GIはたとえばプラズマ
CVDで形成された窒化シリコン膜を用い、30001
”入]程度の膜厚で形成する。 (i型半導体層AS) i型半導体層ASは、第4図に示すように、複数に分割
された薄膜トランジスタTFTI−TFT3のそれぞれ
のチャネル形成領域として使用される。i型半導体層A
Sは非晶質シリコン膜または多結晶シリコン膜で形成し
、約1800[人]程度の膜厚で形成する。 このi型半導体層ASは、供給ガスの威令を変えて5i
2N、からなるゲート縫縁膜として使用される絶縁膜G
Iの形成に連続して、同じプラズマCVD装置で、しか
もそのプラズマCVD装置から外部に露出することなく
形成される。また、オーミックコンタクト用のPをドー
プしたN+型半導体層do(第2B図)も同様に連続し
て約400[Alの厚さに形成される。しかる後、下部
透明ガラス基板5UBIはCVD装置から外に取り出さ
れ、写真処理技術によりN+型半導体JldOおよびi
型半導体層ASは第2A図、第2B図および第4図に示
すように独立した島状にパターニングされる。 i型半導体層ASは、第2A図および第4図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部
(クロスオーバ部)の両者間にも設けられている。この
交差部のi型半導体層ASは交差部における走査信号線
OLと映像信号線DLとの短絡を低減するように構成さ
れている。 (ソース電極SDI、ドレイン電極5D2))複数に分
割された薄膜トランジスタTPTI〜TFT3のそれぞ
れのソース電極SD1とドレイン電極SD2とは、第2
A図、第2B図および第5図(第2A図の第1〜第3導
電膜di〜d3のみを描いた平面図)で詳細に示すよう
に、i型半導体層AS上にそれぞれ離隔して設けられて
いる。 ソース電極SD1. ドレイン電極SD2のそれぞれ
は、N+型半導体層doに接触する下層側から、第1導
電膜d1、第2導電膜d2、第3導電膜d3を順次重ね
合わせて構成されている。ソース電極SDIの第1導電
膜d1、第2導電膜d2および第3導電膜d3は、ドレ
イン電極SD2の第I導電膜d1、第2導電膜d2およ
び第3導電膜d3と同一製造工程で形成される。 第1導電膜d1はスパッタで形成したクロム膜を用い、
500〜1000[A ]の膜厚(この液晶表示装置で
は、600[入]程度の膜厚)で形成する。クロム膜は
膜厚を厚く形成するとストレスが大きくなるので、 2
000[人]程度の膜厚を越えない範囲で形成する。ク
ロム膜はN+型半導体層doとの接触が良好である。ク
ロム膜は後述する第2導電膜d2のアルミニウムがN+
型半導体/ldoに拡散することを防止するいわゆるバ
リア層を構成する。 第I導電膜d1としては、クロム膜の他に高融点金属(
Mo、Ti、Ta、W)膜、高融点金属シリサイド(M
OSi2、TiSi2、TaSi、、WSi2)膜で形
成してもよい。 第1導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクを用いて、あるいは第1導電膜d1を
マスクとして、N+型半導体層dOが除去される。つま
り、i型半導体JliAS上に残っていたN+型半導体
層doは第1導電膜d1以外の部分がセルファラインで
除去される。このとき、N+型半導体層dOはその厚さ
分は全て除去されるようエッチされるので、i型半導体
層ASも若干その表面部分でエッチされるが、その程度
はエッチ時間で制御すればよい。 しかる後、第2導電膜d2がアルミニウムのスパッタリ
ングで3000〜5500[入]の膜厚(この液晶表示
装置では、3500[人]程度の膜厚)に形成される。 アルミニウム膜はクロム膜に比べてストレスが小さく、
厚い膜厚に形成することが可能で、ソース電極SDI、
ドレイン電極SD2および映像信号gDLの抵抗値を低
減するように構成されている。第2導電膜d2としては
アルミニウム膜の他にシリコンや銅(Cu)を添加物と
して含有させたアルミニウム膜で形成してもよい。 第2導電膜d2の写真処理技術によるパターニング後、
第3導電膜d3が形成される。この第3導電膜d3はス
パッタリングで形成された透明導電膜(Induim−
Tin−Oxide I T O:ネサ膜)からなり
、1000〜2000[A ]の膜厚(この液晶表示装
置では、1200[入コ程度の膜厚)で形成される。こ
の第3導電膜d3はソース電極SDI、ドレイン電極S
D2および映像信号線DLを構成するとともに、透明画
素電極ITOIを構成するようになっている。 ソース電極SDIの第1導電膜d1. ドレイン電極S
D2の第1導電膜d1のそれぞれは、上層の第2導電膜
d2および第3導電膜d3に比べて内側に(チャンネル
領域内に)大きく入り込んでいる。つまり、これらの部
分における第1導電膜d1は第2導電膜d2、第3導1
!膜d3とは無関係に薄膜トランジスタTPTのゲート
長りを規定できるように構成されている。 ソース電極SDIは透明画素電極IT○1に接続されて
いる。ソース電極SDIは、i型半導体層ASの段差形
状(第1導電膜g1の膜厚、N+型半導体MdOの膜厚
およびi型半導体層ASの膜厚を加算した膜厚に相当す
る段差)に沿って構成されている。具体的には、ソース
電極SDIは、i型半導体層ASの段差形状に沿って形
成された第1導電膜d1と、この第1導電膜d1の上部
にそれに比べて透明画素電極ITOIと接続される側を
小さいサイズで形成した第2導電膜d2と。 この第2導電膜d2から露出する第I導電膜d1に接続
された第3導電膜d3とで構成されている。 ソース電極SDIの第2導電膜d2は第1導電膜d1の
クロム膜がストレスの増大から厚く形成できず、i型半
導体層ASの段差形状を乗り越えられないので、このi
型半導体層ASを乗り越えるために構成されている。つ
まり、第2導電膜d2は厚く形成することでステップカ
バレッジを向上している。第2導電膜d2は厚く形成で
きるので、ソース電極SDIの抵抗値(ドレイン電極S
D2や映像信号線DLについても同様)の低減に太きく
寄与している。第3導電膜d3は第2導電膜d2のi型
半導体層ASに起因する段差形状を乗り越えることがで
きないので、第2導電膜d2のサイズを小さくすること
で、露出する第I導電膜d1に接続するように構成され
ている。第1導電膜d1と第3導電膜d3とは接着性が
良好であるばかりか、両者間の接続部の段差形状が小さ
いので、ソース電極SDIと透明画素電極IT○1とを
確実に接続することができる。 (透明画素電極I To 1) 透明画素電極ITOIは各画素毎に設けられており、液
晶表示部の画素電極の一方を構成する。 透明画素電極ITOIは画素の複数に分割された薄膜ト
ランジスタTPTI〜TFT3のそれぞれに対応して3
つの分割透明画素電極El、E2、E3に分割されてい
る。分割透明画素電極E1〜E3は各々薄膜トランジス
タTPTのソース電極SDIに接続されている。 分割透明画素電極E1〜E3のそれぞれは実質的に同一
面積となるようにパターニングされている。 このように、1画素の薄膜トランジスタTPTを複数の
薄膜トランジスタTPTI〜TFT3に分割し、この複
数に分割された薄膜トランジスタTPTI〜TFT3の
それぞれに分割透明画素電極E1〜E3のそれぞれを接
続することにより、分割された一部分(たとえば、薄膜
トランジスタTFTI)が点欠陥になっても、画素全体
でみれば点欠陥でなくなる(薄膜トランジスタTFT2
および薄膜トランジスタTFT3が欠陥でない)ので、
点欠陥の確率に低減することができ、また欠陥を見にく
くすることができる。 また5分割透明画素電極E1〜E3のそれぞれを実質的
に同一面積で構成することにより、分割透明画素電極E
1〜E3のそれぞれと共通透明画素電極ITO2とで構
成されるそれぞれの液晶容量Cpixを均一にすること
ができる。 (保護膜PSVI> 薄膜トランジスタTPTおよび透明画素電極ITOI上
には保護膜PSVIが設けられている。 保護膜PSVIは主に薄膜トランジスタTPTを湿気等
から保護するために形成されており、透明性が高くしか
も耐湿性の良いものを使用する。保護膜PSVIはたと
えばプラズマCVD装置で形成した酸化シリコン膜や窒
化シリコン膜で形成されており、aooocλ]程度の
膜厚で形成する。 (遮光膜BM> 上部透明ガラス基板S U B 2側には、外部光(第
2B図では上方からの光)がチャネル形成領域として使
用されるi型半導体層ASに入射されないように、遮@
@BMが設けられ、遮蔽膜BMは第6図のハツチングに
示すようなパターンとされている。なお、第6図は第2
A図におけるITO膜からなる第3導電膜d3、カラー
フィルタFILおよび遮光膜BMのみを描いた平面図で
ある。 遮光膜BMは光に対する遮蔽性が高いたとえばアルミニ
ウム膜やクロム膜等で形成されており、この液晶表示装
置ではクロム膜がスパッタリングで1300[入]程度
の膜厚に形成される。 したがって、薄膜トランジスタTPTI〜TFT3のi
型半導体層ASは上下にある遮光膜BMおよび太き目の
ゲート電極GTによってサンドインチにされ、その部分
は外部の自然光やバックライト光が当たらなくなる。遮
光膜BMは第6図のハツチング部分で示すように、画素
の周囲に形成され、つまり遮光膜BMは格子状に形成さ
れ(ブラックマトリクス)、この格子で1画素の有効表
示領域が仕切られている。したがって、各画素の輪郭が
遮光膜BMによってはっきりとし、コントラストが向上
する。つまり、遮光膜BMはi型半導体層Asに対する
遮光とブラックマトリクスとの2つの機能をもつ。 なお、バックライトを上部透明ガラス基板5UB2側に
取り付け、下部透明ガラス基板5UBIをwt察側(外
部露出側)とすることもできる。 (共通透明画素電極I To 2> 共通透明画素電極ITO2は、下部透明ガラス基板5U
BI側に画素毎に設けられた透明画素電極ITOLに対
向し、液晶LCの光学的な状態は各画素電極IT○1と
共通透明画素電極IT○2との間の電位差(電界)に応
答して変化する。この共通透明画素電極ITO2にはコ
モン電圧Vcomが印加されるように構成されている。 コモン電圧Vcomは映像信号sDLに印加されるロウ
レベルの開動電圧V d mfnとハイレベルの岨動電
圧V d rrraxとの中間電位で娶る。 (カラーフィルタF I L> カラーフィルタFILはアクリル樹脂等の樹脂材料で形
成される染色基材に染料を着色して構成されている。カ
ラーフィルタFILは画素に対向する位置に各画素毎に
ドツト状に形成され(第7図)、染め分けられている(
第7図は第3図の第3導電膜/1ld3とカラーフィル
タFILのみを描いたもので、R,G、Bの各カラーフ
ィルターFILはそれぞれ、45’ 135°、ク
ロスのハツチを施しである)。カラーフィルタFILは
第6図に示すように透明画素電極ITOI (El−E
3)の全てを覆うように太き目に形成され、遮光膜BM
はカラーフィルタFILおよび透明画素電横丁TOIの
エツジ部分と重なるよう透明画素電極ITOIの周縁部
より内側に形成されている。 カラーフィルタFILは次のように形成することができ
る。まず、上部透明ガラス基板5UB2の表面に染色基
材を形成し、フォトリソグラフィ技術で赤色フィルタ形
成領域以外の染色基材を除去する。この後、染色基材を
赤色染料で染め、固着処理を施し、赤色フィルタRを形
成する。つぎに、同様な工程を施すことによって、緑色
フィルタG、青色フィルタBを順次形成する。 (保護膜PSV2> 保護膜PSV2はカラーフィルタFILを異なる色に染
め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2はたとえばアクリル樹
脂、エポキシ樹脂等の透明樹脂材料で形成されている。 (画素配列) 液晶表示部の各画素は、第3図および第7図に示すよう
に、走査信号線OLが延在する方向と同一列方向に複数
配置され、画素列Xi、X2゜X3.X4.・・・のそ
れぞれを構成している。各画素列Xi、X2.X3.X
4.・・・のそれぞれの画素は、薄膜トランジスタTF
TI〜TFT3および分割透明画素電極E1〜E3の配
置位置を同一に構成している。つまり、奇数画素列Xi
、X3゜・・・のそれぞれの画素は、薄膜トランジスタ
TPT1〜TFT3の配置位置を左側、分割透明画素電
極E1〜E3の配置位置を右側に構成している。 奇数画素列Xi、X3.・・・のそれぞれの行方向の隣
りの偶数画素列X2.X4.・・・のそれぞれの画素は
、奇数画素列Xi、X3.・・・のそれぞれの画素を映
像信号線DLの延在方向を基準にして線対称でひっくり
返した画素で構成されている。すなわち、画素列X2.
X4.・・・のそれぞれの画素は、薄膜トランジスタT
PTI〜TFT3の配置位置を右側、透明画素電極E1
〜E3の配置位置を左側に構成している。そして、画素
列X2.X4゜・・・のそれぞれの画素は、画素列Xi
、X3.・・・のそれぞれの画素に対し、列方向に半画
素間隔移動させて(ずらして)配置されている。つまり
、画素列Xの各画素間隔を1.0 (1,0ピツチ)と
すると、次段の画素列Xは、各画素間隔を1.0とし。 前段の画素列Xに対して列方向に0.5画素間隔(0,
5ピツチ)ずれている。各画素間を行方向に延在する映
像信号線DLは、各画素列X間において、半画素間隔分
(0,5ピツチ分)列方向に延在するように構成されて
いる。 その結果、第7図に示すように、前段の画素列Xの所定
色フィルタが形成された画素(たとえば、画素列X3の
赤色フィルタRが形成された画素)と次段の画素列Xの
同一色フィルタが形成された画素(たとえば、画素列X
4の赤色フィルタRが形成された画素)とが1.5画素
間隔(1,5ピツチ)離隔され、またRGBのカラーフ
ィルタFILは三角形配置となる。カラーフィルタFI
LのRGBの三角形配置構造は、各色の混色を良くする
ことができるので、カラー画像の解像度を向上すること
ができる。 また、映像信号線DLは、各画素列X間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したかって、映像信号線D
Lの引き回しをなくしその占有面積を低減することがで
き、また映像信号線DLの迂回をなくし、多層配線構造
を廃止することができる。 (表示装置全体等価回路) この液晶表示装置の等価回路を第8図に示す。 XiG、Xi+IG、・・・は、緑色フィルタGが形成
される画素に接続された映像信号線DLである。 XiB、Xi+IB、・・・は、青色フィルタBが形成
される画素に接続された映像信号線DLである。 Xi+IR,Xi+2R,・・・は、赤色フィルタRが
形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号岨動回路で選択され
る。Yiは第3図および第7図に示す画素列X1を選択
する走査信号Bar、である。 同様に、Yi+1.Yi+2.・・・のそれぞれは、画
素列X2.X3.・・・のそれぞれを選択する走査信号
A10Lである。これらの走査信号fiGLは垂直走査
回路に接続されている。 (保持容量素子Caddの構造) 分割透明画素電極E1〜E3のそれぞれは、薄膜トラン
ジスタTPTと接続される端部と反対側の端部において
、隣りの走査信号線GLと重なるよう、L字状に屈折し
て形成されている。この重ね合わせは、第2C図からも
明らかなように、分割透明画素電極E1〜E3のそれぞ
れを一方の電極PL2とし、隣りの走査信号iGLを他
方の電極PLIとする保持容量素子(静電容量素子)C
addを構成する。この保持容量素子Caddの誘電体
膜は、薄膜トランジスタTPTのゲート絶縁膜として使
用される絶縁膜GIと同一層で4it威されている。 保持容量素子Caddは、第4図からも明らかなように
、ゲート1iAG Lの第1導電膜g1の幅を広げた部
分に形成されている。なお、映像信号線DLと交差する
部分の第1導電膜g1は映像信号線DLとの短絡の確率
を小さくするため細くされている。 保持容量素子Caddを構成するために重ね合わされる
分割透明画素電極E1〜E3のそれぞれと電極PLIと
の間の一部には、ソース電極sD1と同様に、段差形状
を乗り越える際に透明画素電極ITOIが断線しないよ
うに、第1導電膜d1および第2導電膜d2で構成され
た島領域が設けられている。この島領域は、透明画素電
極IT○工の面積(開口率)を低下しないように、でき
る限り小さく構成する。 (保持容量素子Caddの等価回路とその動作)第2A
図に示される画素の等価回路を第9図に示す。第9図に
おいて、Cgsは薄膜トランジスタTPTのゲート電極
GTとソース電極SD1との間に形成される寄生容量で
ある。寄生容ftCgsの誘電体膜は絶縁膜GIである
。Cpixは透明画素電極ITOI (PIX)と共通
透明画素電極IT02 (COM)との間に形成される
液晶容量である。液晶容量Cpixの誘電体膜は液晶L
C1保護膜PSVIおよび配向膜0R11,0RI2で
ある。vlcは中点電位である。 保持容量素子Caddは、薄膜トランジスタTPTがス
イッチングするとき、中点電位(画素電極電位)Vic
に対するゲート電位変化ΔVgの影響を低減するように
働く。この様子を式で表すと、次式のようになる。 ΔV1c= (Cgs/(Cgs+Cadd+Cpix
)) XΔVgここで、ΔViaはΔVgによる中点電
位の変化分を表わす。この変化分ΔVlcは液晶LCに
加わる直流成分の原因となるが、保持容量Caddを大
きくすればする程、その値を小さくすることができる。 また、保持容量素子Caddは放電時間を長くする作用
もあり、薄膜トランジスタTPTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低
減は、液晶LCの寿命を向上し、液晶表示画面の切り替
え時に前の画像が残るいわゆる焼き付きを低減すること
ができる。 前述したように、ゲート電極GTはi型半導体層ASを
完全に覆うよう大きくされている分、ソース電極SDI
、ドレイン電極SD2とのオーバラップ面積が増え、し
たがって寄生容量Cgsが大きくなり、中点電位Vlc
はゲート(走査)信号Vgの影響を受は易くなるという
逆効果が生じる。 しかし、保持容量素子Caddを設けることによりこの
デメリットも解消することができる。 保持容量素子Caddの保持容量は、画素の書込特性か
ら、液晶容量Cpixに対して4〜8倍(4・Cpix
(Cadd(8・Cpix) 、重ね合わせ容量Cgs
に対して8〜32倍(8・Cgs< Cadd< 32
・Cgs)程度の値に設定する。 (保持容量素子Cadd電極線の結線方法)容量電極線
としてのみ使用される最終段の走査信号線GL(または
初段の走査信号、IGL)は、第8図に示すように、共
通透明画素電極IT○2(Vcom )に接続する。共
通透明画素電極IT○2は、第2B図に示すように、液
晶表示装置の周縁部において銀ペースト材SLによって
外部引出配線に接続されている。しかも、この外部引出
配線の一部の導電層(glおよびg2)は走査信号線G
Lと同一製造工程で構成されている。この結果、最終段
の走査信号線(容量電極線)GLは、共通透明画素電極
IT○2に簡単に接続することができる。 または、第8図の点線で示すように、最終段(初段)の
走査信号a(容量電極、t)GLを初e(R終段)の走
査信号線GLに接続してもよい。 なお、この接続は液晶表示部内の内部配線ある魁は外部
引出配線によって行なうことができる。 (保持容量素子Caddの走査信号による直流分羽殺) この液晶表示装置は、先に本願出願人によって出願され
た特願昭62−95125号に記載される直流相殺方式
(DCキャンセル方式)に基づき、第10図(タイムチ
ャート)に示すように、走査信号線GLの駆動電圧を制
御することによってさらに液晶LCに加わる直流成分を
低減することができる。第10図において、Viは任意
の走査信号線GLの駆動電圧、Vi+1はその次段の走
査信号線GLの駆動電圧である。Veeは映像信号線D
Lに印加されるロウレベルの駆動電圧Vdm1n。 Vddは映像信号線DLに印加されるハイレベルの駆動
電圧V d naxである。各時刻t=t 1〜t4に
おける中点電位Vlc(第9図参照)の電圧変化分Δv
1〜△V4は、画素の合計の容量C=Cgs+Cpix
+ Caddとすると1次式で表される。 ΔVt= (Cgs/C)i2 ΔV2=+(Cgs/C)(V1+V2)−(Cadd
/C)・V2 Δv3=−(Cgs/C)・vl + (Cadd/ C)・(V 1 + V 2 )Δ
v、== −(Cadd/ C)・V 1ここで、走査
信号線GLに印加される駆動電圧が充分であれば(下記
【注]参照)、液晶LCに加わる直流電圧は、次式で表
される。 Δv3+ΔV、=(Cadd−V2−Cgs−Vl)/
Cしたがって、 Cadd・V 2 = Cgs−V
1とすると。 液晶LCに加わる直流電圧はOになる。 【注】時刻t1、t2で駆動電圧Viの変化分が中点電
位Vlcに影響を及ぼすが、t2〜t3の期間に中点電
位Vieは信号41X iを通じて映像信号電位と同じ
電位にされる(映像信号の十分な書き込み)、液晶LC
にかかる電位は薄膜トランジスタTPTがオフした直後
の電位でほぼ決定される(薄膜トランジスタTPTのオ
フ期間がオン期間より圧倒的に長い)。したがって、液
晶LCにかかる直流分の計算は、期間t1〜t3はほぼ
無視でき、薄膜トランジスタTPTがオフ直後の電位す
なわち時刻t3、t4における過渡時の影響を考えれば
よい、なお、映像信号はフレーム毎、あるいはライン毎
に極性が反転し、映像信号そのものによる直流分は零と
されている。 つまり、直流相殺方式は、寄生容量Cgsによる中点電
位v1cの引き込みによる低下分を、保持容量素子Ca
ddおよび次段の走査信号線(容′Jk電極線)GLに
印加される駆動電圧によって押し上げ。 液晶LCに加わる直流成分を極めて小さくすることがで
きる。この結果、液晶表示装置は液晶LCの寿命を向上
することができる。もちろん、遮光効果を上げるために
ゲート電極GTを大きくした場合、それに伴って保持容
量素子Caddの保持容量を大きくすればよい。 つぎに、第1A図によりこの発明に係るカラー液晶表示
装置の製造方法について説明する。まず。 上部透明ガラス基板5UB2に膜厚が1300[λコの
クロム膜をスパッタリングにより設ける。つぎに、エツ
チング液として硝酸第2セリウムアンモニウム溶液を使
用した写真蝕刻技術でクロム膜を選択的にエツチングす
ることによって、遮蔽膜BMを形成する。つぎに、遮蔽
膜BM上に染色基材を設け、写真蝕刻技術で赤色フィル
タ形Ij、領域以外の染色基材を除去する。つぎに、染
色基材を赤色染料で染色し、固着処理を施して、赤色カ
ラーフィルタFIL(R)を形成する。つぎに、染色基
材を設け、写真蝕刻技術で緑色フィルタ形成領域以外の
染色基材を除去する。つぎに、染色基材をシアン染料で
染色したのち、さらに同一の染色基材をイエロー染料で
染色し、固着処理を施して、緑色カラーフィルタFIL
(G)を形成する。つぎに、染色基材を設け、写真蝕刻
技術で青色フィルタ形成領域以外の染色基材を除去する
。つぎに、染色基材を青色染料で染色し、固着処理を施
して、青色カラーフィルタFIL(B)を形成する。 このカラー液晶表示装置の製造方法においては、染色基
材をシアン染料で染色したのち、さらに同一の染色基材
をイエロー染料で染色することにより、緑色カラーフィ
ルタFIL(G)を形成しているから、シアン染料、イ
エロー染料の各染色条件を固定にすることで、染色基材
へのシアン染料、イエロー染料の各染着量を一定にする
ことができるので、容易に緑色カラーフィルタFIL(
G)を一定の色調に染色することができる。 第1B図によりこの発明に係る他のカラー液晶表示装置
の製造方法について説明する。まず、上部透明ガラス基
板5UB2に遮蔽膜BMを形成する。つぎに、遮蔽膜B
M上に染色基材を設け、染色基村上にレジストR8Tを
塗布し、写真蝕刻技術で赤色フィルタ形成領域のレジス
トR3Tを除去したのち、染色基材の露出部分を赤色染
料で染色する。つぎに、レジストRSTを除去し、染色
基村上にレジストR8Tを塗布し、写真蝕刻技術で緑色
フィルタ形成領域のレジストR8Tを除去したのち、染
色基材の露出部分をシアン染料で染色したのち、さらに
染色基材の同一部分をイエロー染料で染色する。つぎに
、レジストR8Tを除去し、染色基村上にレジストR8
Tを塗布し、写真蝕刻技術で青色フィルタ形成領域のレ
ジストR8Tを除去したのち、染色基材の露出部分を青
色染料で染色する。つぎに、レジストR8Tを除去した
のち、固着処理を施して、赤色カラーフィルタFIL(
R)、緑色カラーフィルタFIL(G)、青色カラーフ
ィルタFIL(B)を形成する。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ートtIA縁膜形成→半導体層形成→ソース・ドレイン
電極形成の逆スタガ構造を示したが、上下関係または作
る順番がそれと逆のスタガ構造でもこの発明は有効であ
る。 (発明の効果] 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、シアン染料、イエロー染料の各染色
条件を固定にすることで、染色基材へのシアン染料、イ
エロー染料の各染着量を一定にすることができるから、
容易に緑色カラーフィルタを一定の色調に染色すること
ができる。このように、この発明の効果は顕著である。
される。 Δv3+ΔV、=(Cadd−V2−Cgs−Vl)/
Cしたがって、 Cadd・V 2 = Cgs−V
1とすると。 液晶LCに加わる直流電圧はOになる。 【注】時刻t1、t2で駆動電圧Viの変化分が中点電
位Vlcに影響を及ぼすが、t2〜t3の期間に中点電
位Vieは信号41X iを通じて映像信号電位と同じ
電位にされる(映像信号の十分な書き込み)、液晶LC
にかかる電位は薄膜トランジスタTPTがオフした直後
の電位でほぼ決定される(薄膜トランジスタTPTのオ
フ期間がオン期間より圧倒的に長い)。したがって、液
晶LCにかかる直流分の計算は、期間t1〜t3はほぼ
無視でき、薄膜トランジスタTPTがオフ直後の電位す
なわち時刻t3、t4における過渡時の影響を考えれば
よい、なお、映像信号はフレーム毎、あるいはライン毎
に極性が反転し、映像信号そのものによる直流分は零と
されている。 つまり、直流相殺方式は、寄生容量Cgsによる中点電
位v1cの引き込みによる低下分を、保持容量素子Ca
ddおよび次段の走査信号線(容′Jk電極線)GLに
印加される駆動電圧によって押し上げ。 液晶LCに加わる直流成分を極めて小さくすることがで
きる。この結果、液晶表示装置は液晶LCの寿命を向上
することができる。もちろん、遮光効果を上げるために
ゲート電極GTを大きくした場合、それに伴って保持容
量素子Caddの保持容量を大きくすればよい。 つぎに、第1A図によりこの発明に係るカラー液晶表示
装置の製造方法について説明する。まず。 上部透明ガラス基板5UB2に膜厚が1300[λコの
クロム膜をスパッタリングにより設ける。つぎに、エツ
チング液として硝酸第2セリウムアンモニウム溶液を使
用した写真蝕刻技術でクロム膜を選択的にエツチングす
ることによって、遮蔽膜BMを形成する。つぎに、遮蔽
膜BM上に染色基材を設け、写真蝕刻技術で赤色フィル
タ形Ij、領域以外の染色基材を除去する。つぎに、染
色基材を赤色染料で染色し、固着処理を施して、赤色カ
ラーフィルタFIL(R)を形成する。つぎに、染色基
材を設け、写真蝕刻技術で緑色フィルタ形成領域以外の
染色基材を除去する。つぎに、染色基材をシアン染料で
染色したのち、さらに同一の染色基材をイエロー染料で
染色し、固着処理を施して、緑色カラーフィルタFIL
(G)を形成する。つぎに、染色基材を設け、写真蝕刻
技術で青色フィルタ形成領域以外の染色基材を除去する
。つぎに、染色基材を青色染料で染色し、固着処理を施
して、青色カラーフィルタFIL(B)を形成する。 このカラー液晶表示装置の製造方法においては、染色基
材をシアン染料で染色したのち、さらに同一の染色基材
をイエロー染料で染色することにより、緑色カラーフィ
ルタFIL(G)を形成しているから、シアン染料、イ
エロー染料の各染色条件を固定にすることで、染色基材
へのシアン染料、イエロー染料の各染着量を一定にする
ことができるので、容易に緑色カラーフィルタFIL(
G)を一定の色調に染色することができる。 第1B図によりこの発明に係る他のカラー液晶表示装置
の製造方法について説明する。まず、上部透明ガラス基
板5UB2に遮蔽膜BMを形成する。つぎに、遮蔽膜B
M上に染色基材を設け、染色基村上にレジストR8Tを
塗布し、写真蝕刻技術で赤色フィルタ形成領域のレジス
トR3Tを除去したのち、染色基材の露出部分を赤色染
料で染色する。つぎに、レジストRSTを除去し、染色
基村上にレジストR8Tを塗布し、写真蝕刻技術で緑色
フィルタ形成領域のレジストR8Tを除去したのち、染
色基材の露出部分をシアン染料で染色したのち、さらに
染色基材の同一部分をイエロー染料で染色する。つぎに
、レジストR8Tを除去し、染色基村上にレジストR8
Tを塗布し、写真蝕刻技術で青色フィルタ形成領域のレ
ジストR8Tを除去したのち、染色基材の露出部分を青
色染料で染色する。つぎに、レジストR8Tを除去した
のち、固着処理を施して、赤色カラーフィルタFIL(
R)、緑色カラーフィルタFIL(G)、青色カラーフ
ィルタFIL(B)を形成する。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、この発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて種々変更可能であることは勿論である。 たとえば、上述実施例においては、ゲート電極形成→ゲ
ートtIA縁膜形成→半導体層形成→ソース・ドレイン
電極形成の逆スタガ構造を示したが、上下関係または作
る順番がそれと逆のスタガ構造でもこの発明は有効であ
る。 (発明の効果] 以上説明したように、この発明に係る液晶表示装置の製
造方法においては、シアン染料、イエロー染料の各染色
条件を固定にすることで、染色基材へのシアン染料、イ
エロー染料の各染着量を一定にすることができるから、
容易に緑色カラーフィルタを一定の色調に染色すること
ができる。このように、この発明の効果は顕著である。
第1A図、第1B図はそれぞれこの発明に係るカラー液
晶表示装置の製造方法の説明図、第2A図はこの発明が
適用されるアクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部の一画素を示す要部平面図、第2
B図は第2A図の■B−I[B切断線で切った部分とシ
ール部周辺部の断面図、第2C図は第2A図のnc−n
c切断線における断面図、第3図は第2A図に示す画素
を複数配置した液晶表示部の要部平面図、第4図〜第6
図は第2A図に示す画素の所定の層のみを描いた平面図
、第7図は第3図に示す画素電極層とカラーフィルタ層
のみを描いた要部平面図、第8図はアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部を示す等
価回路図、第9図は第2A図に記載される画素の等価回
路図、第10図は直流相殺方式による走査信号線の開動
電圧を示すタイムチャートである。 SUB・・・透明ガラス基板 GL・・・走査信号線 DL・・・映像信号線 GI・・・絶縁膜 GT・・・ゲート電極 AS・・・i型半導体層 SD・・・ソース電極またはドレイン電極psv・・・
保護膜 BM・・・遮光膜 LC・・・液晶 TPT・・・薄膜トランジスタ ITO・・・透明画素電極 g、d・・・導電膜 Cadd・・・保持容量素子 Cgs・・・寄生容量 Cpix・・・液晶容量 第1A図 第1B図
晶表示装置の製造方法の説明図、第2A図はこの発明が
適用されるアクティブ・マトリックス方式のカラー液晶
表示装置の液晶表示部の一画素を示す要部平面図、第2
B図は第2A図の■B−I[B切断線で切った部分とシ
ール部周辺部の断面図、第2C図は第2A図のnc−n
c切断線における断面図、第3図は第2A図に示す画素
を複数配置した液晶表示部の要部平面図、第4図〜第6
図は第2A図に示す画素の所定の層のみを描いた平面図
、第7図は第3図に示す画素電極層とカラーフィルタ層
のみを描いた要部平面図、第8図はアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部を示す等
価回路図、第9図は第2A図に記載される画素の等価回
路図、第10図は直流相殺方式による走査信号線の開動
電圧を示すタイムチャートである。 SUB・・・透明ガラス基板 GL・・・走査信号線 DL・・・映像信号線 GI・・・絶縁膜 GT・・・ゲート電極 AS・・・i型半導体層 SD・・・ソース電極またはドレイン電極psv・・・
保護膜 BM・・・遮光膜 LC・・・液晶 TPT・・・薄膜トランジスタ ITO・・・透明画素電極 g、d・・・導電膜 Cadd・・・保持容量素子 Cgs・・・寄生容量 Cpix・・・液晶容量 第1A図 第1B図
Claims (1)
- 1、緑色カラーフィルタを有するカラー液晶表示装置を
製造する方法において、染色基材をシアン染料で染色し
たのち、上記染色基材をイエロー染料で染色することに
より、上記緑色カラーフィルタを染色することを特徴と
するカラー液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194191A JPH0359543A (ja) | 1989-07-28 | 1989-07-28 | カラー液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194191A JPH0359543A (ja) | 1989-07-28 | 1989-07-28 | カラー液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0359543A true JPH0359543A (ja) | 1991-03-14 |
Family
ID=16320462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194191A Pending JPH0359543A (ja) | 1989-07-28 | 1989-07-28 | カラー液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0359543A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0651348A (ja) * | 1992-06-01 | 1994-02-25 | Samsung Electron Co Ltd | 液晶表示装置およびその製造方法 |
| US7479939B1 (en) | 1991-02-16 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
-
1989
- 1989-07-28 JP JP1194191A patent/JPH0359543A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7479939B1 (en) | 1991-02-16 | 2009-01-20 | Semiconductor Energy Laboratory Co., Ltd. | Electro-optical device |
| JPH0651348A (ja) * | 1992-06-01 | 1994-02-25 | Samsung Electron Co Ltd | 液晶表示装置およびその製造方法 |
| US5686977A (en) * | 1992-06-01 | 1997-11-11 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
| US5696566A (en) * | 1992-06-01 | 1997-12-09 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
| US5847780A (en) * | 1992-06-01 | 1998-12-08 | Samsung Electronics Co., Ltd. | Liquid crystal display and a manufacturing method thereof |
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