JPH0357008A - 集積回路装置及びクロック発生回路 - Google Patents

集積回路装置及びクロック発生回路

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JPH0357008A
JPH0357008A JP2179424A JP17942490A JPH0357008A JP H0357008 A JPH0357008 A JP H0357008A JP 2179424 A JP2179424 A JP 2179424A JP 17942490 A JP17942490 A JP 17942490A JP H0357008 A JPH0357008 A JP H0357008A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロックの発生に関し、詳細には集積回路上で
のクロック信号の発生に関する。
〔従来の技術〕
最近の集積回路グラフィックシステムの性能の急激な向
上によりデータ周波数の増大の要求がなされている。主
流のグラフィックワークステーションでのデータ周波数
は２５ＭＨｚから１００ＭＩＩｚを越えるところまで増
加しており、更に増加が可能となっている。
現在、スクリーン出力用の情報はピクセルドット周波数
で直列にその情報を周期的に出力するフレームメモリと
呼ばれるー゛群のメモリに記憶される。この直列情報は
このビクセルドット周波数でグラフィックハードウェア
により処理出来るものであり、最終的にはディジタルア
ナログ変換器（ＤＡＣ）により陰極線管（ＣＲＴ）内の
電子銃を制御するアナログ電圧に変換される。
そのような高い速度では動作出来ない、容易に得ること
の出来る安価なメモリ技術を利用するために、上記のフ
レームメモリは複数のより小さいフレームメモリに分割
され、これらがより低速で並列に動作する。これら小さ
いフレームメモリからのビクセルデータはパイプライン
を下流側へと並列のストリームとして出力される。これ
らピクセルストリームはマルチプレクサによりＤＡＣの
上流で１本の高速直列ストリームに合成される。
〔発明が解決しようとする課題〕
一般にそのような合成にはこのマルチプレクサを制御す
るための高速クロックが使用される。高速直列ピクセル
ストリームで動作しなければならないグラフィックハー
ドウェアは同じくこの高速クロックで制御されねばなら
ない。ビクセルドット周波数の外部高速クロックをマル
チプレクサと高速順次グラフィック装置の両方の制御の
ために供給しなければならないとはいえ、同一のシリコ
ンチップ上で多数のビクセルストリームを高速順次グラ
フィック装置として合成するようなそのようなマルチプ
レクサを用いることは知られている。
これは、グラフィック装置に入る低周波データが高周波
クロックと相関していないから解決困難な同期の問題を
生じさせる。この低周波データが例えば分周器を用いて
この高周波クロックからとり出された信号により制御さ
れるとしても、これら高周波での遅延は非相関と見られ
ねばならぬものとなる。この問題に加えて、高周波クロ
ックの発生には余分のコストが必要である。
一般により低い周波数のいくつかのデータストリームを
１個のシリコンチップにとり込むことがしばしば必要で
ある。一旦１つのストリームに合或されると、このデー
タはそのチップの他の部分への入力として使用すること
が出来る。両段においてこのチップにおける最高の周波
数の外部クロックの入力が必要である。れは高価となり
そして同期の問題を生じさせる。
本発明の目的は低周波の入力データとこのデータをより
高周波で利用する集積回路処理装置との同期の問題を解
決することである。
〔課題を解決するための手段及び作用〕本発明の一つの
観点によれば、集積回路は第１の周波数で入るデータを
受けるように接続されそして第１の周波数より高い第２
の周波数でそのデータを直列に出力するように高周波ク
ロック信号により制御可能なマルチプレクサと、このマ
ルチプレクサからの第２周波数のデータ出力を受けそし
て高周波クロック信号によりそのデータを処理するよう
に制御可能な処理装置と、第１周波数の第１クロック信
号を受けそしてこの処理装置とマルチプレクサに供給さ
れるべき高周波クロック信号をそれから発生するうよに
動作可能なクロ・ンク発生回路とを備えている。
入力データを調整するために用いられる第１クロック信
号から高周波クロック信号を発生するために集積回路装
置の１部分であるクロック発生回路を利用することによ
り、処理装置の動作が確実に処理されているデータのデ
ータ周波数に同期させることが出来る。
かくして、本発明の一実施例ではチップ上に低周波並列
ストリームに高速処理装置を入れるためのマルチプレク
サと、低周波の入力をとり入れてこのチップの残りの部
分を制御するために必要な高周波クロックを発生するク
ロック加速回路とをつくることに関している。同明化の
ために、この低周波入力は人来データストリームを制御
するために用いられる周波数と同一である。従って外部
からそのような高周波を供給する必要がなくなる。
すべての高周波信号はこの１個のチップの内部にのみ存
在する（ＣＲＴに直接に接続する出力を除く）から、す
べてのタイミングと同期化の問題はシステム設計ではな
くチップ設計により解決出来る。
チップの形で販売されることになるこの集積回路のユー
ザーとしては１個の低周波クロックを与えるだけでよく
、集積回路におけるクロソク周波数と同期化については
考える必要がない。
本発明の他の観点によれば、複数の順次接続された遅延
装置であって、その内の第１の遅延装置が第１クロック
信号を受けるように接続され、夫々の遅延装置がその前
に接続する遅延装置からのトリガー信号を受けた後に予
定の時点でトリガー信号と出力信号を発生するように動
作可能な上記遅延装置と、これら遅延装置に共通とされ
て上記予定の時点のインターバルを制御する制御手段と
、この遅延装置の出力信号を受け、それから第２クロッ
ク信号を発生する出力手段と、から成る、第１クロック
信号からそれとは異なる周波数の第２夕ロック信号を発
生するためのクロック発生回路が提供される。
クロック信号とは任意の周期機能を示すものであり、そ
れを用いる応用については制限されない。
このクロック発生回路は、第２クロック信号が第１クロ
ック信号より高い周波数であるときには本発明の第一の
観点において用いるに特に適している。
好適にはこの制御手段は第１クロック信号と、最後の遅
延装置の出力信号との比較て生じたエラーに応答するよ
うに帰還ループとして接続される。
このように制御系を組み入れることにより、これら遅延
装置の出力信号が第１クロック信号の連続するパルス間
に規則的に生じるようにすることが出来る。
この出力手段は同一周波数であるが逆位相の２つの第２
クロック信号を出すように構成される。
この種の回路は集積回路に組込むことが容易でありそし
て外部の高周波クロック信号を不必要にする。１次制御
系は位相固定ループの電圧制御発振器をトリガーされる
事象連鎖で置き代えることによりつくられる。これは長
期間にわたり安定に制御することが容易であり、その結
果ノイズに対してはより大きい耐性を有する。
これら遅延装置は従来の遅延装置あるいは単安定装置で
よい。しかしながら好適な遅延装置はタイミング回路と
制御回路とから構成されたものであり、このタイミング
回路はリセット信号を受けるための制御可能なスイッチ
素子と、このスイッチ素子が第１状態のとき充電する容
量手段と、第１入力信号としてこの容量手段の電圧を受
け、第２入力信号として制御電圧を受けると共に出力と
して第１および第２入力信号によりタイミング信号を発
生する比較手段とを有しており、この制御手段はこのタ
イミング信号に応じ、この遅延装置の出力信号と上記リ
セット信号を発生する。この制御電圧はこのクロック発
生回路の制御手段からとり出される。
そのような単安定装置は周知の遅延装置より大きいダイ
ナミックレンジを与える。これは一般に実際上回路の利
得がその特定のいくつかの点において高すぎ、特定の条
件下において抑圧することの困難なノイズに対して感応
してしまうという欠点がある。これは本発明では所要の
ダイナミックレンジの２つの端点間において出来るだけ
利得（上記制御電圧の或る変化に対する上記予定の時間
インターバルの変化として表わされる）を一定にするこ
とにより解決される。これにより利得は所望の最小およ
び最大時間インターバルを達成するに必要なところより
高くなることがなくなる。
好適な実施例ではこれは従来の遅延装置とは異なり、電
流を制限しあるいは遅延装置の制御のために或るノード
に負荷を加えたりするために低バイアスのＭＯＳＦＥＴ
を用いることなく達成される。
遅延装置の数は第１クロック信号と第２クロック信号の
差である増倍率に影響する。このクロック発生回路はｐ
個の遅延装置と、それに付随する第２クロック信号の発
生のためにそれらからｎ個（ｎ≦ｐ）を選択するための
手段によりつくることが出来る。このように製造段階に
おいて特定の目的に何個の遅延装置が必要かを決定する
必要はない。
遅延装置の数ｐが既知の偶数であれば第２クロック信号
を発生する出力手段はさほどの困難なく固定論理アレイ
として設計出来る。しかしながら、未知のｎ個の遅延装
置を利用するときにはより複雑な構或が必要となる。本
発明の一実施例によればこの出力手段はｐ個の遅延装置
の出力信号の夫々を受ける複数の発生ユニットからなり
、これらユニットの夫々は１本の共通出力線に接続可能
であり、夫々のユニットは出力ラインが検査される中性
状態と負パルスが出力ラインに出される負ドライブ状態
と正パルスが出力ラインに出される正ドライブ状態の三
つの状態を有しており、第２クロック信号が出力ライン
に次のごとくに発生される。すなわち関連する遅延回路
によるトリガー信号の受信前に一つの発生ユニットが中
性状態であり遅延装置がトリガー信号を受けるとそれに
関連した発生ユニットがその出力信号に応じてその発生
ユニットの状態変化直前の第２クロック信号の状態によ
り正および１１のドライブ状態の一方となる。
これら発生ユニットは個々に第２共通出力ラインに接続
可能であり、そして負ドライブ状態において正のパルス
か第２共通出力ラインにそして正のドライブ状態におい
て正のパルスがそれに与えられて第２クロック信号に対
して逆位相のクロック信号を発生するように構成するこ
とも出来る。
〔丈進例〕
第１図は１個の集積回路装置すなわちチップにつくられ
る要素を示す。マルチプレクサは例えば２５Ｍｌｌｚの
通常のクロック周波数で入力データを受ける。低周波ク
ロック信号によりラッチされたこの入力データは例えば
グラフィック処理装置である高周波装置４に送られる高
周波データストリームへと変換される。マルチプレクサ
２と高周波装置４の動作は本発明の原理により、この低
周波クロック信号を受けてそれからそれに同期した高周
波クロソク信号ＣＬＫを発生させる“オンチッブ゜クロ
ック加速回路６により制御される。信号ＣＬＫは逆相の
信号ＣＬＫＩとＣＬＫ２からなる。
クロック加速回路の基本構成を第２図について述べる。
これは低周波クロック信号を受ける入力回路８と、第２
図ではこの回路８に接続する１個のボックス１０で示し
てある複数の順次接続された遅延装置とからなる。これ
ら遅延装置１０の出力は同じく回路８から低周波クロッ
ク信号を受けるエラー発生器１２に送られる。エラー発
生器１２の出力信号はエラー信＋３Ｅであり、この信号
Ｅはループフィルター４に送られ、このフィルタがそれ
を積分して遅延装置１０を制御するための共通制御電圧
Ｖ　を発生する。この回路の動作はＣ 個々の便素についての以降の説明でより明確となるもの
である。
第３図において、ボックス１０内の複数の遅延装置Ｄｏ
−Ｄ５が個々に示されている。第１の遅延装置Ｄ。は入
力回路８から入力クロック信号を受ける。次の遅延装置
Ｄ　とそれに続く装置Ｄ２１ −Ｄ５はこの第１遅延装置Ｄ１に順次接続される。
各装置はトリガー信号を受けた後に予定の時間インター
バルをもって出力信号を出す。各装置ＤｏＤｓの出力信
号はバッファ１６の形の出力手段に入り、このバッファ
が後述するように２個の逆位相のクロック信号を発生す
る。これら遅延装置の詳細な動作を次に述べる。しかし
ながら第４図においては第１遅延装置の入力信号は、予
定の時間インターバルｔ後に立下りの形でトリガー信号
を第１遅延装置に発生させるようにトリガー信号として
作用する。この立下りは次の遅延装置Ｄ１をトリガーし
、この装置Ｄ，　　も時間ｔ後に出力信号を発生するよ
うに作用する。後述のようにこの大施例では各遅延装置
の出力信号はその出力トリガー信号の逆である。これは
最後の遅延装置Ｄ５へとくり返される。時間インターバ
ルｔはフィルタ１４からの共通電圧信号Ｖ　により制御
される。
Ｃ 最終遅延装置Ｄ５のトリガー信号出力は次の入力クロッ
クパルスと比較され、そしてその位相エラーＥが制＠Ｊ
Ｗ圧Ｖ　それ故時間インターバルを変Ｃ えるようにこのフィルタに作用する。
時間インターバルｔは夫々の遅延装置について同じであ
りそしてこれは共通の制御信号Ｖ　をすＣ べての遅延装置に加えることにより得られる。これは後
述するクロック信号発生の基本である。
バッファ１６は複数の発生ユニットからなり、１つの発
生ユニットが遅延装置Ｄ　ｏ　　Ｄ　５の夫々に関連づ
けられている。このバッファにおいて、各発生ユニット
Ｇ。−６５は２本の共通出力ライン１８．２０　（第５
図）を駆動するように接続される。出力ライン１８．２
０はドライブユニット２２に接続し、それから出力ライ
ン１８　２０の夫々に逆位相クロソク信号ＣＬＫＩ，Ｃ
ＬＫ２が出る。夫々の発生ユニットＧｏ−６５は出ノノ
信号ＣＬＫＩのテストのためにも接続される。第５図で
は遅延装置Ｄ４、Ｄ５は発生ユニットＧ４，Ｇ５に関連
するように示されている。
第３図の回路は６個の遅延装置を有する。しかしながら
、クロック信号の所望の加速度によりこれらの内の４個
または５個のみを利用する方か好ましい。これを第３図
に点線矢印で示している。
遅延装置の数が既知の偶数であれば、第２クロック信号
を発生するための出力手段１６は比較的簡単に固定論理
アレイとして設計することが出来る。しかしながら、そ
の数が未知の場合には上記の発生ユニットを用いた、よ
り複雑な構或が必要である。各発生ユニットはそれに関
連する遅延装置の出力信号を受けて適当な信号を共通出
力ライン１８．２０に出す。各発生ユニットは出力信号
ＣＬＫＩがテストされる中性状態、負パルスが出力ライ
ンの内の一方に出されそして正パルスがその他方に同時
に出される第１ドライブ状態およびこれらパルスが反転
する第２ドライブ状態、の三つの状態を有する。第２ク
ロックパルスはこれら出力ラインに次のように発生され
る。関連する遅延装置にトリガー信号が入る前に発生装
置はＣＬＫＩをテストする中性状態にある。遅延装置に
トリガー信号が入ると、それに関連する発生ユニットが
その出力に応答してそのユニットの状態変化の直前のＣ
ＬＫＩの状態により第１または第２ドライブ状態になる
。各パルスの長さは遅延装置の時間インターバルｔによ
りきまる。
各発生ユニットの回路を第６図に示す。ｎチャンネル人
カトランジスタ２４はそのゲートにその発生ユニットに
関連する遅延装置の出力信号を受ける。この出力信号は
第１インバータ２６およびｐチャンネルトランジスタ２
８．３０のゲートにも加えられる。第１インバータ２６
の出力はｎチャンネルトランジスタ３２．３４のゲート
に接続する。夫々のｐチャンネルトランジスタ２８．３
０は夫々のｎチャンネルトランジスタ３２，３４と共に
伝送ゲートを形或する。ｐチャンネルトランジスタ３６
は電圧源と入力トランジスタ２４のドレンとの間に接続
し、トランジスタ３６のゲートは入力トランジスタ２４
のドレンに接続した第２インバータ３８の出力信号を受
ける。第２インバータ３８は第３インバータ４０に出力
し、これが第４インバータに出力を与える。伝送ゲー｝
３０．３４の入力は第３インバータ４０の出力に接続し
、そしてゲート２８．３２の入力は第４インバータ４２
の出力に接続する。ゲート３０，３４の出力は出力ライ
ン１８の一方に接続し、ゲート２８．３２の出力は出力
ライン２０の一方に接続する。入力トランジスタ２４の
ソースは出力信号ＣＬＫＩの１個をテストするように接
続する。
説明の便宜上スタート状態はクロック信号ＣＬＫ１が高
、その逆ＣＬＫ２が低そして特定の発生ユニットに関連
する遅延装置が不活性、云いかえると入力トランジスタ
２４に加えられる信号が高、であるとする。この条件下
では入力トランジスタ２４はオンであり、そのドレン（
インバータ３８の入力）はクロック信号ＣＬＫＩに従っ
て高となり、従ってインバータ３８の出力は低に、イン
バータ４０の出力は高にそしてインバータ４２の出力は
低になる。このインバータ２６によりトランジスタ３２
と３４はオフである。その発生ユニットに関連する遅延
装置が活性となり、前述のように立下りトリガー信号の
逆である出力を出すと、トランジスタ２４はオフになり
、トランジスタ３２と３４はオンになる。すなわち、イ
ンバータ４０と４２の出力の信号は夫々出力ライン１８
と２０に出る。上述のようにインバータ４０の出力は高
、インバータ４２のそれは低である。
従って、クロック信号ＣＬＫＩは低ノとなりＣＬＫ２は
高、すなわち遅延装置が活性となる前の状態の逆になる
。２個の逆位相であるが完全に同期したクロック信号が
付加的な回路を用いることなく発生されるということは
本発明の重要な点である。すなわち、１個のクロック信
号を発生すると同じ程度に２個の逆位相のクロック信号
を容易に発生することが出来る。これらクロック信号と
それらの遅延装置により発生される信号に対する関係を
第４図に示す。
個々の遅延装置を次に述べる。原理的には従来の単安定
装置のような適当な遅延装置を本発明に使用出来るが、
そのような単安定装置は一般にその制御のために電流を
制御しあるいは特定のノードに負荷を加えるべく低バイ
アスＭＯＳＦＥＴ（金属酸化物半導体電界効果トランジ
スタ）を用いる。そのような技術は本質的に印加される
制御信号に対し指数関数的レスポンスを与え、そのため
その回路の利得が動作条件によっては高くなりすぎる。
これを第７図に示しており、グラフ（１）は代表的な単
安定装置の遅延／制御特性を示している。一方グラフ（
１ｌ）は固定利得についての所望の遅延／制御特性を示
している。点線の右側の特性曲線（１）は満足すべきも
のであるが、その左側についてはその動作に極めて安定
な制御が必要となるために望ましくない。特性曲線（１
１）は制碑条件により大きいトレランスを有する。特性
曲線（ｉ１）により近い遅延装置を得る一つの方法を第
８図に示す。この遅延装置はタイミング回路を有し、こ
の回路はｎチャンネルＦＥＴ５０の形のスイツチ素子と
、トランジスタ５０のドレンに接続するコンデンサ５２
と、コンデンサ５２の電圧を受ける一方の入力および制
御電圧Ｖ　を受ける他方のＣ 入力を有する比較器５４からなる。定電流源（図示せず
）がトランジスタ５０のドレンに定電流■　を与える。
この遅延装置は更に第８図ではボＣ ックス５６で示す制御回路を有する。これはその遅延装
置（前の遅延装置から立下りエッジを受ける）用のトリ
ガー信号（入力エッジ）を受けて、関連する発生ユニッ
トに送られる出力信号を出すように構戊される。この制
御信号回路はトランジスタ５０用のリセット信号も発生
しそして比較器５４の出力信号（エンド遅延）を受ける
。トランジスタ５０がオフのとき、定電流Ｉ　がコンデ
ンＣ サ５２を充電してその電圧を時間に関して直線的に増加
させる。このコンデンサの電圧が制御電圧■　を越える
と、比較器５４の出力は低から高にＣ 変わる。固定充電電流を用いることにより時間について
のコンデンサ電圧の増加は電流が一定であるから直線と
なることは本発明の重要な点である。
定電流が得られることにより制御電圧Ｖ　に対すＣ る所望の直線状の遅延レスポンスが得られる。比較器５
４の低から高への転位（エンド遅延）は制御回路５６に
加えられ後述するように所望の出力信号を発生する。
制御回路５６の詳細を第９図に示す。この制御回路は活
性となるとそのトリガー信号の変化には不感であるが比
較器５４のエンド遅延信号にのみ応答する。更に、この
遅延装置がそのタイミング動作を完了しそしてその出力
が再び低になってしまうと、低のままであってまだ高に
なっていないのであればその入力によって直ちにトリガ
ーされてはならない。この制御回路はＦＥＴトランジス
タ５８からなり、そのドレンはその遅延装置用の入力エ
ッジ信号を受ける。このトランジスタのドレンはインバ
ータ６７に順次接続されるＮＡＮＤゲート６６によりそ
のゲートに接続する。比較器５４からのエンド遅延信号
はインバータ６４に入る。インバータ６４の出力はｐチ
ャンネルＦＥＴ６５のゲートに接続し、そのソースはＮ
ＡＮＤゲート６１の一つの入力に接続する。ＮＡＮＤゲ
ート６１は第２ＮＡＮＤゲート６２と交互接続してフリ
ップフロツブを形或する。ＮＡＮＤゲート６２の自由な
入力はインバータ６４の出力を受ける。ＮＡＮＤゲート
６１の出力はインバータ６３で反転されてトランジスタ
５０用のリセット出力をつくる。ＮＡＮＤゲート６１の
出力は次の遅延装置をトリガーする制御回路の出力信号
である。
ＮＡＮＤゲート６６の一方の入力に接続したＮＯＲゲー
ト７０の形のセットアップ回路はこの制御回路のスター
トアップ特性のセット用であるる 入カエッジ信号がはじめに高であって低になるとすると
、ＮＡＮＤゲート６６、インバータ６７およびトランジ
スタ５８はエッジ検出器を構成する。トランジスタ５８
はそのゲートに作用するインバータ６７の出力によりオ
フとなる前にＮＡＮＤゲート６１の入力にこの低信号を
移すためのバスゲートとして作用する。ＮＡＮＤゲート
６１の入力が低になると、出力信号は高にそしてリセッ
ト信号は低になる。エンド遅延信号が低てあればＮＡＮ
Ｄゲート６２の両入力は高となりその出力が低になって
ＮＡＮＤゲート６１をセ・ソト状態に維持する。このエ
ンド遅延信号が高になると、ＮＡＮＤゲート６１と６２
からなるフリツブフロップはＮＡＮＤゲート６１の両入
力が高となるためにその状態を変える。その場合、出力
信号は低となりリセット信号は高となる。
【図面の簡単な説明】
第１図はオンチップクロック発生の原理を示す図、第２
図は帰還を用いる本発明の一実施例の原理を示す図、第
３図は第２図の実施例の詳細を示す図、第４図は第３図
の回路の動作のタイミング図、第５図は発生ユニットを
示す図、第６図は１個の発生ユニットの回路図、第７図
は異なる遅延装置についての時間インターバルの変化と
制御電圧の変化との間の関係を示す図、第８図は本発明
の実施例による遅延装置の回路図、第９図は第８図に示
す制御回路の回路図である。 ２・・・マルチプレクサ、４・・・高周波装置、６・・
・オンチップクロック加速回路、８・・・入力回路、１
０・・遅延装置、１２・・・エラー発生器、１４・・・
ループフィルタ、１６・・・バッファ、１８．２０・・
・出力ライン、２４・・・ｎチャンネルトランジスタ、
２６，３８．４０．４２・・・インバータ、２８，３０
．３６・・・ｐチャンネルトランジスタ、３２．３４・
・・ｎチャンネルトランジスタ。 ＦＩＧ　１ ！イミ，２イ：テ ＦＩＧ　４ （ＬＫＩ２１

Claims (1)

  1. 【特許請求の範囲】 １、第１の周波数で入るデータを受けるように接続され
    そして第１の周波数より高い第２の周波数でデータを直
    列に出力するように高周波クロック信号により制御可能
    なマルチプレクサと、前記マルチプレクサからの前記第
    ２周波数のデータ出力を受けるように結合されそして高
    周波クロック信号によりそのデータを処理するように制
    御可能な処理装置と、前記第１の周波数の第１クロック
    信号を受けるように接続されそして前記処理装置及び前
    記マルチプレクサに供給されるべき前記高周波クロック
    信号を発生するように動作可能なクロック発生回路とを
    備えていることを特徴とする集積回路装置。 ２、複数の順次接続された遅延装置であって、その内の
    第１の遅延装置が第１クロック信号を受けるように接続
    され、夫々の遅延装置がその前に接続する遅延装置から
    のトリガー信号を受けた後に予定の時点でトリガー信号
    と出力信号を発生するように動作可能となった前記遅延
    装置と、これら遅延装置に共通とされて前記予定の時点
    のインターバルを制御する制御手段と、前記遅延装置の
    出力信号を受けるように接続されてそれから第２クロッ
    ク信号を発生する出力手段とを備えていることを特徴と
    する前記第１のクロック信号からそれとは異なる周波数
    の第２クロック信号を発生するためのクロック発生回路
    。 ３、前記制御手段は前記遅延装置の内の最後の遅延装置
    による前記第１クロック信号と前記トリガー信号の比較
    の結果としてのエラー信号に応答するように帰還ループ
    として接続されることを特徴とする請求項２記載のクロ
    ック発生回路。 ４、前記出力手段は前記遅延装置の出力信号の夫々を受
    けるための複数の入力を有しそして夫々の遅延装置の出
    力信号を受けてそれ自体の出力信号の状態を変えるよう
    に動作しうることを特徴とする請求項２または３のいず
    れかに記載のクロック発生回路。 ５、前記各遅延装置は前記制御手段に対する前記予定の
    時間インターバルの実質的にリニアレスポンスを得るた
    めにアナログタイミング回路とディジタル制御回路とを
    備えていることを特徴とする請求項２または３のいずれ
    かに記載のクロック発生回路。 ６、前記アナログタイミング回路はリセット信号に応じ
    て第１状態から第２状態へと変わる制御可能なスイッチ
    素子と、このスイッチ素子がこの第１状態となると充電
    されるように接続する容量手段と、第１入力信号として
    この容量手段にまたがる電圧をそして第２入力信号とし
    て前記制御手段からの制御電圧を受けるように接続され
    そして出力として前記第１および第２入力信号によりき
    まるタイミング信号を発生する比較手段とを備え、前記
    制御回路がこのタイミング信号を受けてそれに応じて前
    記遅延装置のトリガー信号と前記リセット信号を与える
    ことを特徴とする請求項５記載のクロック発生回路。 ７、ｐ個の遅延装置と、前記第２クロック信号の発生の
    ためにその内のｎ（ｎ≦Ｐ）個を選択する手段とを備え
    ていることを特徴とする請求項２記載のクロック発生回
    路。 ８、前記第２クロック信号を発生する出力手段は前記遅
    延装置の出力信号を夫々受ける複数の発生ユニットから
    なり、これらユニットは夫々１個の共通の出力ラインに
    接続可能であり、夫々のユニットは出力ラインが検査さ
    れる中性状態と負パルスが出力ラインに出される負ドラ
    イブ状態と正パルスが出力ラインに出される正ドライブ
    状態を有しており、関連する遅延回路によるトリガー信
    号の受信前に一つの発生ユニットが中性状態であり、遅
    延装置がトリガー信号を受けると、その遅延装置に関連
    したこの発生ユニットがその遅延装置の出力信号に応答
    してこの発生ユニットの状態変化直前の第２クロック信
    号の状態により正および負のドライブ状態の一方となる
    となることを特徴とする請求項２記載のクロック発生回
    路。 ９、タイミング回路と制御回路とから構成され、このタ
    イミング回路はリセット信号を受けるための制御可能な
    スイッチ素子と、このスイッチ素子が第１状態のとき充
    電するように接続する容量手段と、第１入力信号として
    この容量手段の電圧を受け、第２入力信号として制御電
    圧を受けると共に出力として前記第１および第２入力信
    号によりタイミング信号を発生する比較器手段とを有し
    ており、前記制御回路はこのタイミング信号を受けてそ
    れに応じて前記遅延装置の出力信号と前記リセット信号
    を発生するように接続されることを特徴とする遅延装置
    。
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