JPH0357267A - 垂直デプリーションｍｏｓトランジスタ及びツェナー・ダイオードを有するｖｄｍｏｓ／論理集積回路 - Google Patents
垂直デプリーションｍｏｓトランジスタ及びツェナー・ダイオードを有するｖｄｍｏｓ／論理集積回路Info
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- JPH0357267A JPH0357267A JP2187330A JP18733090A JPH0357267A JP H0357267 A JPH0357267 A JP H0357267A JP 2187330 A JP2187330 A JP 2187330A JP 18733090 A JP18733090 A JP 18733090A JP H0357267 A JPH0357267 A JP H0357267A
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- H10D30/635—Vertical IGFETs having no inversion channels, e.g. vertical accumulation channel FETs [ACCUFET] or normally-on vertical IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/84—Combinations of enhancement-mode IGFETs and depletion-mode IGFETs
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の背景）
この発明は、同一チップに論理部を有する電力集積回路
の分野に関する。特に、この発明は、ＶＤＭＯＳ ｔ−
ランジスタの構造に関し、更にエンハンスメント及びデ
プリーション型のＮチャネル・ラテラルＭＯＳ トラン
ジスタを有する論理回路を実現することである。
の分野に関する。特に、この発明は、ＶＤＭＯＳ ｔ−
ランジスタの構造に関し、更にエンハンスメント及びデ
プリーション型のＮチャネル・ラテラルＭＯＳ トラン
ジスタを有する論理回路を実現することである。
第１に、例えば、既にトムソンＣＳＦの名によるヨーロ
ッパ特許出願第８７／００３２５． ４号に説明されて
いる関連の集積構造が想起される。
ッパ特許出願第８７／００３２５． ４号に説明されて
いる関連の集積構造が想起される。
第１図はこのような構造の極めて簡単な断面図である。
簡単にするために、この構造の一定の要素のみを示す（
特に、一定の薄い層及び厚い層は図示されていない）。
特に、一定の薄い層及び厚い層は図示されていない）。
第１図の右手部分はエンハンスメント型電力ＶＤＭＯＳ
（垂直拡散ＭＯＳ ） トランジスタ１のセルを示
し、第１図の左手部分はデプリーションＮチャネル・ラ
テラルＭＯＳトランジスタ２及びエンハンスメントＮチ
ャネル・ラテラルＭＯＳ トランジスタ３のような論理
要素を表わしている。
（垂直拡散ＭＯＳ ） トランジスタ１のセルを示
し、第１図の左手部分はデプリーションＮチャネル・ラ
テラルＭＯＳトランジスタ２及びエンハンスメントＮチ
ャネル・ラテラルＭＯＳ トランジスタ３のような論理
要素を表わしている。
この構造は基板上に形成されており、この基板はＮ９型
シリコン・ウェーハｌｌ上゜にエピタキシャル成長させ
たＮ型層１０を有する。
シリコン・ウェーハｌｌ上゜にエピタキシャル成長させ
たＮ型層１０を有する。
第１のドーピング工程で、特にチップの論理部分を得る
井戸に対応しているＰ型領域１２が形成される。
井戸に対応しているＰ型領域１２が形成される。
第２のドーピング工程において、高いドーピング・レベ
ルのＰ゛領域を形成する。このドーピング・レベルの高
さはメタライゼーションとのオーミック・コンタクトを
得るのに十分なものである。これらのＰ“領域は、例え
ばＰ型領域１２とのオーミック・コンタクトが得られる
領域１７、及びチャネルを形成している表面領域でのい
わゆる「バルク領域」とのコンタクトが得られる電力ト
ランジスタの領域ｌ８である。
ルのＰ゛領域を形成する。このドーピング・レベルの高
さはメタライゼーションとのオーミック・コンタクトを
得るのに十分なものである。これらのＰ“領域は、例え
ばＰ型領域１２とのオーミック・コンタクトが得られる
領域１７、及びチャネルを形成している表面領域でのい
わゆる「バルク領域」とのコンタクトが得られる電力ト
ランジスタの領域ｌ８である。
第３のドーピング工程において、特に、デプリーション
Ｎチャネル・ラテラルＭＯＳ トランジスタ２のチャネ
ル領域に対応するＮ型領域ｌ３を形成する。
Ｎチャネル・ラテラルＭＯＳ トランジスタ２のチャネ
ル領域に対応するＮ型領域ｌ３を形成する。
次いで、（例えば、酸化、多結晶シリコンの堆積、エッ
チング及び再酸化による）エンハンスメントＶＤＭＯＳ
トランジスタのゲート２１．及びデプリーションＮチ
ャネル・ラテラルＭＯＳ トランジスタ２のゲート２２
を通常に形成する（これらのゲートは同時に形成される
）。
チング及び再酸化による）エンハンスメントＶＤＭＯＳ
トランジスタのゲート２１．及びデプリーションＮチ
ャネル・ラテラルＭＯＳ トランジスタ２のゲート２２
を通常に形成する（これらのゲートは同時に形成される
）。
垂直トランジスタ・セル領域における第４のＰ型ドーピ
ング工程は、これらのトランジスタのチャネル領域３０
を形成するために用いる。そのゲート領域はマスクとし
て作用する。
ング工程は、これらのトランジスタのチャネル領域３０
を形成するために用いる。そのゲート領域はマスクとし
て作用する。
次いで、第５のドーピング工程において、マスクとして
前記ゲートを用いることにより、特に、電力■ＤＭＯＳ
トランジスタｌのソース（オーミック・コンタクト）３
２と、デプリーションＮチャネ？・ラテラルＭＯＳ ト
ランジスタ２及びエンハンスメントＮチャネル・ラテラ
ルＭＯＳ トランジスタ３のソース及びドレイン３３〜
３６に対応したＮ＋領域を形成する。
前記ゲートを用いることにより、特に、電力■ＤＭＯＳ
トランジスタｌのソース（オーミック・コンタクト）３
２と、デプリーションＮチャネ？・ラテラルＭＯＳ ト
ランジスタ２及びエンハンスメントＮチャネル・ラテラ
ルＭＯＳ トランジスタ３のソース及びドレイン３３〜
３６に対応したＮ＋領域を形成する。
最後に、適当な窓の酸化及び開孔の後、電力ＶＤＭＯＳ
｝ランジスタ１のソース・メタライゼーション４ｌと
、デプリーションＮチャネル・ラテラルＭＯＳトランジ
スタ２のソース及びドレイン・メタライゼーション４２
〜４５と、論理要素が形成されている井戸のコンタクト
・メタライゼーション４６のような他のメタライゼーシ
ョンとをエッチングする。
｝ランジスタ１のソース・メタライゼーション４ｌと
、デプリーションＮチャネル・ラテラルＭＯＳトランジ
スタ２のソース及びドレイン・メタライゼーション４２
〜４５と、論理要素が形成されている井戸のコンタクト
・メタライゼーション４６のような他のメタライゼーシ
ョンとをエッチングする。
電力ＶＤＭＯＳ トランジスタ１のドレインに対応する
要素の背面は、メタライゼーション４８により被覆され
ている。
要素の背面は、メタライゼーション４８により被覆され
ている。
動作において、このような構造は、通常その背面のメタ
ライゼーション４８が最高の正電圧（＋ＶＨ■）になっ
ており、他のメタライゼーション（いくつかの回路では
電力トランジスタを除く）は全てより低い電圧にあり、
かつＰ型領域１２のメタライゼーション４６を通常、接
地している。
ライゼーション４８が最高の正電圧（＋ＶＨ■）になっ
ており、他のメタライゼーション（いくつかの回路では
電力トランジスタを除く）は全てより低い電圧にあり、
かつＰ型領域１２のメタライゼーション４６を通常、接
地している。
前述の構造はその簡単さのために特に有利である。実際
において、この構造は最小数のマスク工程及びドーピン
グ工程が必要である。前述のように、５ドーピング形式
が提供されるだけである。
において、この構造は最小数のマスク工程及びドーピン
グ工程が必要である。前述のように、５ドーピング形式
が提供されるだけである。
しかし、このような簡単さには、限定された数の要素を
このような構造に実現できることが含まれる。
このような構造に実現できることが含まれる。
利用者にとっては、低いコスト及びこれに関連した信頼
性を保持すると共に、同一チップ上に種々の機能を集積
するために、付加的な要素を備えることが望ましい。
性を保持すると共に、同一チップ上に種々の機能を集積
するために、付加的な要素を備えることが望ましい。
特に、例えばエンハンスメント■ＤＭＯＳトランジスタ
のゲートを制御することが可能な背面の電圧ｖ８アから
基準電圧を得たいことがしばしばある。
のゲートを制御することが可能な背面の電圧ｖ８アから
基準電圧を得たいことがしばしばある。
この問題点は、１９８８年１２月２０日にブルーノ・ナ
ッド（Ｂｒｕｎｏ Ｎａｄｄ）に許可され、トムソンＣ
ＳＦＯに譲渡されている米国特許第４ ７９２ ８４０
号に既に説明されてる。この発明が特許出願されたとき
は、前述の型式の構造にツエナー・ダイオードを形成す
ることは、実際上、達成できないと考えられていたこと
に注意すべきである。実際に、「ツェナー・ダイオード
によるクリップは、この要素の集積が困難なために達成
することが困難である」と解釈することができる（第２
欄第３３行〜第３５行）。
ッド（Ｂｒｕｎｏ Ｎａｄｄ）に許可され、トムソンＣ
ＳＦＯに譲渡されている米国特許第４ ７９２ ８４０
号に既に説明されてる。この発明が特許出願されたとき
は、前述の型式の構造にツエナー・ダイオードを形成す
ることは、実際上、達成できないと考えられていたこと
に注意すべきである。実際に、「ツェナー・ダイオード
によるクリップは、この要素の集積が困難なために達成
することが困難である」と解釈することができる（第２
欄第３３行〜第３５行）。
この問題点を解決するために、前記特許は、前記要素の
下面に発生する高電圧をＮ゛拡散を介して上面に印加し
、かっこの高電圧をスバイラル抵抗により分散させるこ
とを示唆している。
下面に発生する高電圧をＮ゛拡散を介して上面に印加し
、かっこの高電圧をスバイラル抵抗により分散させるこ
とを示唆している。
この方法は満足すべき結果が得られるが、大きなシリコ
ン面を必要とする欠点がある。更に、前述のように、こ
の方法は抵抗ブリッジにより分圧した電圧が得られるに
過ず、要素内に基準電圧を得ることができない。
ン面を必要とする欠点がある。更に、前述のように、こ
の方法は抵抗ブリッジにより分圧した電圧が得られるに
過ず、要素内に基準電圧を得ることができない。
従って、この発明の目的は、前述の技術により実現され
た集積回路において、製造工程を増加することなく、前
記下側面上に高電圧を得る手段を提供することにある。
た集積回路において、製造工程を増加することなく、前
記下側面上に高電圧を得る手段を提供することにある。
この発明の他の目的は、前記下側面で得られる高電圧か
ら基準電圧を得ることにある。
ら基準電圧を得ることにある。
この発明の更に他の目的は、前記集積回路が電流を大き
く消費しなくとも、前記基準電圧が得られることにある
。
く消費しなくとも、前記基準電圧が得られることにある
。
（発明の概要）
この目的を達成するために、この発明は、前記型式の構
造において、付加的な要素、即ち垂直デプリーションＭ
ＯＳ トランジスタを実現することである。
造において、付加的な要素、即ち垂直デプリーションＭ
ＯＳ トランジスタを実現することである。
特に、この発明は、エンハンスメント垂直ＭＯＳトラン
ジスタ型の電力要素、及びデプリーション又はラテラル
ＭＯＳトランジスタ型の論理要素に関連させた集積回路
を提供することにある。この集積回路は、Ｎ／Ｎ ”型
のエピタキシャル成長基板において、 論理トランジスタを形成している井戸に対応した領域を
得る第１のＰ型ドーピング工程と、高いドーピング・レ
ベルによりオーミック・コンタクトを確立させる第２の
Ｐ型ドーピング工程と、 前記デプリーション型ラテラルＶＭＯＳ トランジス夕
のチャネル領域を形成する第３のＮ型ドーピング工程と
、 前記ＶＤＭＯＳ トランジスタのチャネル領域に対応し
た領域を形成する第４のＰ型ドーピング工程、オーミッ
ク・コンタクトを確立させる高いドーピング・レベルを
得る第５のＮ型ドーピング工程と、 エッチングにより前記前面に種々のメタライゼーション
領域を形成する単一のメタライゼーション工程と を含む技術処理により形成される。
ジスタ型の電力要素、及びデプリーション又はラテラル
ＭＯＳトランジスタ型の論理要素に関連させた集積回路
を提供することにある。この集積回路は、Ｎ／Ｎ ”型
のエピタキシャル成長基板において、 論理トランジスタを形成している井戸に対応した領域を
得る第１のＰ型ドーピング工程と、高いドーピング・レ
ベルによりオーミック・コンタクトを確立させる第２の
Ｐ型ドーピング工程と、 前記デプリーション型ラテラルＶＭＯＳ トランジス夕
のチャネル領域を形成する第３のＮ型ドーピング工程と
、 前記ＶＤＭＯＳ トランジスタのチャネル領域に対応し
た領域を形成する第４のＰ型ドーピング工程、オーミッ
ク・コンタクトを確立させる高いドーピング・レベルを
得る第５のＮ型ドーピング工程と、 エッチングにより前記前面に種々のメタライゼーション
領域を形成する単一のメタライゼーション工程と を含む技術処理により形成される。
更に、前記集積回路は、前記エンハンスＶＤＭＯＳトラ
ンジスタと共通のドレインを有するＮチャネル・デプリ
ーシヨンＶＤＭＯＳ トランジスタを含み、前記第３の
ドーピング工程によるＮ型チャネル領域、前記第１ドー
ピング工程によるＰ井戸及び前記第５のドーピング工程
によるＮ＋ソース領域を含む。
ンジスタと共通のドレインを有するＮチャネル・デプリ
ーシヨンＶＤＭＯＳ トランジスタを含み、前記第３の
ドーピング工程によるＮ型チャネル領域、前記第１ドー
ピング工程によるＰ井戸及び前記第５のドーピング工程
によるＮ＋ソース領域を含む。
更に、この発明は、第４のドーピング工程によるＰ領域
に形成され、第５のドーピング工程によりＮ＋領域を備
えたツエナー・ダイオードを形成することにある。
に形成され、第５のドーピング工程によりＮ＋領域を備
えたツエナー・ダイオードを形成することにある。
換言すれば、この発明は、垂直エンハンスメントＭＯｓ
（ＶＤＭＯＳ） トランジスタ型の電力要素と、デ
プリーション及びエンハンスメント・ラテラルＭＯＳト
ランジスタ型の論理要素とに関連させた集積回路を備え
、 前記集積回路は前記エンハンスメントＶＤＭＯＳトラン
ジスタと共通のドレインを有する前記デプリーションＶ
ＤＭＯＳ トランジスタと、ツェナー・ダイオードとの
直列接続による内部基準電圧を有し、 前記ツエナー・ダイオードのカソードは前記デプリーシ
ョンＶＤＭＯＳ ｝ランジスタのソースに接続され、そ
のアノードは前記基板及び前記デプリーションＶＤＭＯ
Ｓトランジスタのゲートに接続されている。
（ＶＤＭＯＳ） トランジスタ型の電力要素と、デ
プリーション及びエンハンスメント・ラテラルＭＯＳト
ランジスタ型の論理要素とに関連させた集積回路を備え
、 前記集積回路は前記エンハンスメントＶＤＭＯＳトラン
ジスタと共通のドレインを有する前記デプリーションＶ
ＤＭＯＳ トランジスタと、ツェナー・ダイオードとの
直列接続による内部基準電圧を有し、 前記ツエナー・ダイオードのカソードは前記デプリーシ
ョンＶＤＭＯＳ ｝ランジスタのソースに接続され、そ
のアノードは前記基板及び前記デプリーションＶＤＭＯ
Ｓトランジスタのゲートに接続されている。
この発明の効果によれば、前記デプリーションＶＤＭＯ
Ｓ トランジスタ及び前記ツェナー・ダイオードを用い
ることにより、トリガ電圧が前記デプリーションＭＯＳ
トランジスタのしきい値電圧に近いツエナー・ダイオ
ードを得る。従って、このデプリーションＶｌ）！ＴＩ
ＯＳ トランジスタはその遮断状態近くで動作するので
、やや抵抗性となり、これが回路電流消費を制限する。
Ｓ トランジスタ及び前記ツェナー・ダイオードを用い
ることにより、トリガ電圧が前記デプリーションＭＯＳ
トランジスタのしきい値電圧に近いツエナー・ダイオ
ードを得る。従って、このデプリーションＶｌ）！ＴＩ
ＯＳ トランジスタはその遮断状態近くで動作するので
、やや抵抗性となり、これが回路電流消費を制限する。
この発明の以上及び他の目的、特徴及び効果は、添付す
る図面に示す好ましい実施例の詳細な説明から明らかと
なる。
る図面に示す好ましい実施例の詳細な説明から明らかと
なる。
集積回路の分野における規約として、種々の層の垂直方
向の寸法は、図面を見易くするために、実寸ではな《、
これらの種々の層又は層部分は適当に拡大してある。
向の寸法は、図面を見易くするために、実寸ではな《、
これらの種々の層又は層部分は適当に拡大してある。
（好ましい実施例の説明）
第２図は第１図に示す型式の構造に形成されたこの発明
による要素の部分的な断面図である。第２図は特に左側
にデプリーションＶＤＭＯＳ トランジスタ６０を示し
、右側にツェナー・ダイオード７０を示している。
による要素の部分的な断面図である。第２図は特に左側
にデプリーションＶＤＭＯＳ トランジスタ６０を示し
、右側にツェナー・ダイオード７０を示している。
デプリーションＶＤＭＯＳトランジスタは、第ｌのドー
ピング工程において論理回路のＰ型領域１２の形成と同
時に、Ｐ一井戸６ｌを形成することにより実現されてい
る。第３のドーピング工程において、デプリーション論
理トランジスタのＮ−チャネル層を形成すると同時に、
ＶＤＭＯＳ トランジスタ６０のデプリーション・チャ
ネル領域に対応したＮ一層６２も形成される。次いで、
絶縁ゲート６３が通常に形成される（この絶縁ゲート６
３ばＰ一井戸６１を中心にして示されていない。実際に
おいて、井戸の形成とゲートの形成との間にはセルフ・
アライメントエ程が存在しない。しかし、これは、実際
にはチャネルがＰ一井戸６ｌではなく、Ｎ一層６２に形
成されているので、重要なことではない。次いで、第５
のドーピング工程において、Ｎ０ソース領域６４を形成
する。第５のドーピング工程において形成されたＰ゛領
域６５は、Ｐ一井戸６ｌとのコンタクトを達成させる。
ピング工程において論理回路のＰ型領域１２の形成と同
時に、Ｐ一井戸６ｌを形成することにより実現されてい
る。第３のドーピング工程において、デプリーション論
理トランジスタのＮ−チャネル層を形成すると同時に、
ＶＤＭＯＳ トランジスタ６０のデプリーション・チャ
ネル領域に対応したＮ一層６２も形成される。次いで、
絶縁ゲート６３が通常に形成される（この絶縁ゲート６
３ばＰ一井戸６１を中心にして示されていない。実際に
おいて、井戸の形成とゲートの形成との間にはセルフ・
アライメントエ程が存在しない。しかし、これは、実際
にはチャネルがＰ一井戸６ｌではなく、Ｎ一層６２に形
成されているので、重要なことではない。次いで、第５
のドーピング工程において、Ｎ０ソース領域６４を形成
する。第５のドーピング工程において形成されたＰ゛領
域６５は、Ｐ一井戸６ｌとのコンタクトを達成させる。
参照番号６６はソース・メタライゼーションを表わし、
参照番号６７は井戸（バルク）メタライゼーションを表
わしている。これらのメタライゼーション６６及び６７
は薄い酸化層６８により分離されてもよいことに注意す
べきである。このＶＤＭＯＳトランジスタ６０のドレイ
ンは電力ＶＤＭＯＳ トランジスタ１及び対応するメタ
ライゼーション４８のものと共通である。
参照番号６７は井戸（バルク）メタライゼーションを表
わしている。これらのメタライゼーション６６及び６７
は薄い酸化層６８により分離されてもよいことに注意す
べきである。このＶＤＭＯＳトランジスタ６０のドレイ
ンは電力ＶＤＭＯＳ トランジスタ１及び対応するメタ
ライゼーション４８のものと共通である。
第２図の右側部分は、第４のドーピング工程によりＰ型
拡散７１を形成し、第５のドーピング工程によりＮ゛領
域７２を形成することより得たツエナー・ダイオードを
表わしている。従って、Ｐ型拡散７１は第１図に示すエ
ンハンスメントＶＤＭＯＳトランジスタのチャネル領域
３０のものに対応したドーピング・レベルを有する。こ
のダイオードは、第２のドーピング工程に対応したＰ＋
リング７３により通常的に取囲まれている。Ｐ゜リング
７３上にはアノード・メタライゼーション７４が形成さ
れており、Ｎ＋領域７２上にはカソード・メタライゼー
ション７５が形成されている。
拡散７１を形成し、第５のドーピング工程によりＮ゛領
域７２を形成することより得たツエナー・ダイオードを
表わしている。従って、Ｐ型拡散７１は第１図に示すエ
ンハンスメントＶＤＭＯＳトランジスタのチャネル領域
３０のものに対応したドーピング・レベルを有する。こ
のダイオードは、第２のドーピング工程に対応したＰ＋
リング７３により通常的に取囲まれている。Ｐ゜リング
７３上にはアノード・メタライゼーション７４が形成さ
れており、Ｎ＋領域７２上にはカソード・メタライゼー
ション７５が形成されている。
従って、この発明は、エンハンスメント及びデプリーシ
ョン型のラテラルＭＯＳトランジスタを含むエンハンス
メント電力ＶＤＭＯＳ トランジスタと、論理回路とを
備えた構造を製造する通常の技術処理に何らの工程を付
加することなく、デプリーションＶＤＭＯＳ トランジ
スタ及びツエナー・ダイオードを形成することができる
。
ョン型のラテラルＭＯＳトランジスタを含むエンハンス
メント電力ＶＤＭＯＳ トランジスタと、論理回路とを
備えた構造を製造する通常の技術処理に何らの工程を付
加することなく、デプリーションＶＤＭＯＳ トランジ
スタ及びツエナー・ダイオードを形成することができる
。
更に、第ｌ図の構造のようなものに通常用いらレルトー
ピング・レベルにより、即ち、前記第Ｙのドーピング工
程によるＰ＋領域：数１０１６ａｔｏｍｓ／ｃｍ３ 前記第２のドーピング工程によるＰ領域：数１０ ”
ａｔｏｍｓ／ｃｍ’ 前記第３のドーピング工程によるＮ領域：数１０ ”
ａｔｏｍｓ／ｃｍ３ 前記第４のドーピング工程によるＰ゛領域：数１０ ”
ａｔｏｍｓ／ａｍ３ 前記第５のドーピング工程によるＮ゛領域二数１０”ａ
ｔｏｍｓ／ｃｍ３ により、前述のデプリーションＶＤＭＯＳ ｝ランジス
タについて、約１０ボルトのしきい値電圧（即ち、その
ブロッキングに必要な電圧）と、前記第４のドーピング
工程によるＮ＋領域とＰ層との間に形成されたツェナー
・ダイオードにも約１０ボルトのツェナー電圧が得られ
る。
ピング・レベルにより、即ち、前記第Ｙのドーピング工
程によるＰ＋領域：数１０１６ａｔｏｍｓ／ｃｍ３ 前記第２のドーピング工程によるＰ領域：数１０ ”
ａｔｏｍｓ／ｃｍ’ 前記第３のドーピング工程によるＮ領域：数１０ ”
ａｔｏｍｓ／ｃｍ３ 前記第４のドーピング工程によるＰ゛領域：数１０ ”
ａｔｏｍｓ／ａｍ３ 前記第５のドーピング工程によるＮ゛領域二数１０”ａ
ｔｏｍｓ／ｃｍ３ により、前述のデプリーションＶＤＭＯＳ ｝ランジス
タについて、約１０ボルトのしきい値電圧（即ち、その
ブロッキングに必要な電圧）と、前記第４のドーピング
工程によるＮ＋領域とＰ層との間に形成されたツェナー
・ダイオードにも約１０ボルトのツェナー電圧が得られ
る。
第３図及び第４図はＮチャネル・エンハンスメントｌ／
ＤＭＯＳ トランジスタにより構成されたスイッチと通
常の直列接続形式にある２つの負荷Ｌを示す。
ＤＭＯＳ トランジスタにより構成されたスイッチと通
常の直列接続形式にある２つの負荷Ｌを示す。
第３図はいわゆる「ハイ側」回路、即ち負荷Ｌを接地し
、電力ＶＤＭＯＳ トランジスタ１のドレインを高電圧
に接続した回路を示す。第４図はいわゆる「ロー側」回
路、即ち負荷Ｌを高電圧に接続し、電力ＶＤＭＯＳ ト
ランジスタｌのソースを接地した回路を示す。これらの
２型式の回路において、電力ＶＤＭＯＳ トランジスタ
１を導通状態にするために、そのゲートをそのソースの
ソース電圧ｖＳより高い電圧に設定する必要がある（そ
の差はしきい値電圧ＶＴに対応している）。
、電力ＶＤＭＯＳ トランジスタ１のドレインを高電圧
に接続した回路を示す。第４図はいわゆる「ロー側」回
路、即ち負荷Ｌを高電圧に接続し、電力ＶＤＭＯＳ ト
ランジスタｌのソースを接地した回路を示す。これらの
２型式の回路において、電力ＶＤＭＯＳ トランジスタ
１を導通状態にするために、そのゲートをそのソースの
ソース電圧ｖＳより高い電圧に設定する必要がある（そ
の差はしきい値電圧ＶＴに対応している）。
この発明は、このような結果を第５図の示す型式の回路
を実現することにより達成している。
を実現することにより達成している。
第５図はツェナー・ダイオード７０に接続されたデプリ
ーションＶＤＭＯＳ ｝ランジスタ６０を示す。
ーションＶＤＭＯＳ ｝ランジスタ６０を示す。
ツェナー・ダイオード７０のアノードはＶＤＭＯＳトラ
ンジスタ６０のゲート及び井戸に接続され、ツエナー゜
ダイオード７０のカソードはＶＤＭＯＳ トランジスタ
６０のソースに接続されている。ＶＤＭＯＳ トランジ
スタ６０のドレインは電力ＶＤＭＯＳ トランジスタ
ｌのドレインに接続されている。
ンジスタ６０のゲート及び井戸に接続され、ツエナー゜
ダイオード７０のカソードはＶＤＭＯＳ トランジスタ
６０のソースに接続されている。ＶＤＭＯＳ トランジ
スタ６０のドレインは電力ＶＤＭＯＳ トランジスタ
ｌのドレインに接続されている。
この接続形式は第２図にも示されており、ＶＤＭＯＳ
トランジスタ６０のゲートと基板との間の接続を参照番
号８２により示し、電力ＶＤＭＯＳ トランジスタ■の
井戸とツエナー・ダイオード７０のアノードとの間の接
続をメタライゼーション６７〜７４により形成し、また
ツエナー・ダイオード７０のカソードと電力ＶＤＭＯＳ
｝ランジスタ１のソースとの間の接続を参照番号８４
により示している。
トランジスタ６０のゲートと基板との間の接続を参照番
号８２により示し、電力ＶＤＭＯＳ トランジスタ■の
井戸とツエナー・ダイオード７０のアノードとの間の接
続をメタライゼーション６７〜７４により形成し、また
ツエナー・ダイオード７０のカソードと電力ＶＤＭＯＳ
｝ランジスタ１のソースとの間の接続を参照番号８４
により示している。
この回路により、ツエナー・ダイオード７０の両端子間
に電圧ｖｚが得られ、電圧ｖＺはスイッチ９０（同一チ
ップに形成されたエンハンスメント・ラテラルＭＯＳ
トランジスタ及びデプリーション・ラテラルＭＯＳトラ
ンジスタを有する論理回路により実現される。）を介し
て電力ＶＤＭＯＳ トランジスタ１のゲートに印加され
る。ツエナー・ダイオード７０のアノードは更に基準電
圧源ＶＲに接続され、基準電圧源ＶＲは電力ＶＤＭＯＳ
トランジスタ１のソース、接地又は電圧ＶＤより低い
他に選択された電圧でもよい。この回路は、スイッチ９
０がスイッチオンとなると、時間遅れなしに、ゲート電
圧を電力ＶＤＭＯＳ トランジスタ１に印加する。
に電圧ｖｚが得られ、電圧ｖＺはスイッチ９０（同一チ
ップに形成されたエンハンスメント・ラテラルＭＯＳ
トランジスタ及びデプリーション・ラテラルＭＯＳトラ
ンジスタを有する論理回路により実現される。）を介し
て電力ＶＤＭＯＳ トランジスタ１のゲートに印加され
る。ツエナー・ダイオード７０のアノードは更に基準電
圧源ＶＲに接続され、基準電圧源ＶＲは電力ＶＤＭＯＳ
トランジスタ１のソース、接地又は電圧ＶＤより低い
他に選択された電圧でもよい。この回路は、スイッチ９
０がスイッチオンとなると、時間遅れなしに、ゲート電
圧を電力ＶＤＭＯＳ トランジスタ１に印加する。
電力ＶＤＭＯＳ ｝ランジスタ１のゲートを負荷として
大きな電流を流さなければならないときは、この回路に
ダーリントン接続のバイボーラ・トランジスタを付加す
ることができる。このダーリントン接続のバイボーラ・
トランジスタは、ベースをＶＤ）４０Ｓ トランジスタ
６０のソースに接続し、コレクタをＶＤＭＯＳ トラン
ジスタ６０のドレインに接続し、エミッタを電力ＶＤＭ
ＯＳ トランジスタ１のゲートに対してスイッチ９０の
反対側の端子に接続したものである。
大きな電流を流さなければならないときは、この回路に
ダーリントン接続のバイボーラ・トランジスタを付加す
ることができる。このダーリントン接続のバイボーラ・
トランジスタは、ベースをＶＤ）４０Ｓ トランジスタ
６０のソースに接続し、コレクタをＶＤＭＯＳ トラン
ジスタ６０のドレインに接続し、エミッタを電力ＶＤＭ
ＯＳ トランジスタ１のゲートに対してスイッチ９０の
反対側の端子に接続したものである。
電力回路が第３図に示す「ハイ側」型式のものである場
合は、エンハンスメントＶＤＭＯＳ トランジスタが先
ず遮断され、スイッチ９０のスイッチ・オンが選択した
ｌＯボルトをそのゲートに印加する。
合は、エンハンスメントＶＤＭＯＳ トランジスタが先
ず遮断され、スイッチ９０のスイッチ・オンが選択した
ｌＯボルトをそのゲートに印加する。
しかし、電力ＶＤＭＯＳ トランジスタ１が導通状態で
あれば、そのソース電圧ｖＳはそのドレイン電圧ＶＤに
ほぼ等しくなる。また、第５図の回路には、ドレイン電
圧ＶＤより高い約ｌＯボルトを印加する負荷ボンブを通
常的に付加することが必要となる。
あれば、そのソース電圧ｖＳはそのドレイン電圧ＶＤに
ほぼ等しくなる。また、第５図の回路には、ドレイン電
圧ＶＤより高い約ｌＯボルトを印加する負荷ボンブを通
常的に付加することが必要となる。
第４図に示す型式の「ロー側」回路では、電力ＶＤＭＯ
Ｓ トランジスタｌ・が遮断状態のときは、エンハンス
ＶＤＭＯＳトランジスタのドレインに電圧が存在する。
Ｓ トランジスタｌ・が遮断状態のときは、エンハンス
ＶＤＭＯＳトランジスタのドレインに電圧が存在する。
しかし、電力ＶＤＭＯＳ トランジスタｌが導通状態の
ときは、ｆその端子間の電圧降下がｖＺより低くなるの
で、スイッチ９０を介して利用可能な電圧が印加されな
くなる。しかし、この発明による回路は、電力■ＤＭＯ
Ｓトランジスタｌを短絡、導通及び遮断の反復からなる
スイッチング動作により制御したときは、ツェナー・ダ
イオード７０と並列なコンデンサを用いて電力ＶＤＭＯ
Ｓ トランジスタ１の導通期間中の制御電圧を保持する
ことができる。
ときは、ｆその端子間の電圧降下がｖＺより低くなるの
で、スイッチ９０を介して利用可能な電圧が印加されな
くなる。しかし、この発明による回路は、電力■ＤＭＯ
Ｓトランジスタｌを短絡、導通及び遮断の反復からなる
スイッチング動作により制御したときは、ツェナー・ダ
イオード７０と並列なコンデンサを用いて電力ＶＤＭＯ
Ｓ トランジスタ１の導通期間中の制御電圧を保持する
ことができる。
当該技術分野に習熟する者には、この発明による構造及
び回路に種々の変更を加えることができる。例えば、小
型化するために、ツェナー・ダイ才−ドのアノードのＰ
型拡散７１をＶＤＭＯＳ トランジスタ６０の井戸に対
応するＰ一井戸６１の範囲で形成することができる。
び回路に種々の変更を加えることができる。例えば、小
型化するために、ツェナー・ダイ才−ドのアノードのＰ
型拡散７１をＶＤＭＯＳ トランジスタ６０の井戸に対
応するＰ一井戸６１の範囲で形成することができる。
第１図は当該技術の状態を説明するために設計した前述
の断面図、 第２図はこの発明による要素を実現した集積回路チップ
の一部の断面図、 第３図及び第４図はエンハンスメント電力トランジスタ
及び負荷の通常の接続モードの図、第５図はこの応用を
示す回路である。 １・・電力ＶＤＭＯＳ トランジスタ、２・・・デプリ
ーションＮチャネル・ラテラルＭＯＳトランジスタ、 ３・・・エンハンスメントＮチャネル・ラテラルＭＯＳ
トランジスタ、 １０・・・Ｎ型層、 １１・・・Ｎ“型シリコン・ウェーハ、１２・・・Ｐ型
領域、 １３・・・チャネル領域、 １７、１８・・・領域、 ３０・・・チャネル領域、 ３２・・・オーミック・コンタクト、 ３３〜３６・・・ ドレイン、 ６０・・・ ＶＤＭＯＳトランジスタ、６１・・・Ｐ一
井戸、 ６２・・・Ｎ一層、 ６４・・・Ｎ０ソース領域、 ６５・・・Ｐ゛領域、 ７０・・・ツェナー・ダイオード、 ７１・・・Ｐ型拡散、 ７２・・・Ｎ゛領域。
の断面図、 第２図はこの発明による要素を実現した集積回路チップ
の一部の断面図、 第３図及び第４図はエンハンスメント電力トランジスタ
及び負荷の通常の接続モードの図、第５図はこの応用を
示す回路である。 １・・電力ＶＤＭＯＳ トランジスタ、２・・・デプリ
ーションＮチャネル・ラテラルＭＯＳトランジスタ、 ３・・・エンハンスメントＮチャネル・ラテラルＭＯＳ
トランジスタ、 １０・・・Ｎ型層、 １１・・・Ｎ“型シリコン・ウェーハ、１２・・・Ｐ型
領域、 １３・・・チャネル領域、 １７、１８・・・領域、 ３０・・・チャネル領域、 ３２・・・オーミック・コンタクト、 ３３〜３６・・・ ドレイン、 ６０・・・ ＶＤＭＯＳトランジスタ、６１・・・Ｐ一
井戸、 ６２・・・Ｎ一層、 ６４・・・Ｎ０ソース領域、 ６５・・・Ｐ゛領域、 ７０・・・ツェナー・ダイオード、 ７１・・・Ｐ型拡散、 ７２・・・Ｎ゛領域。
Claims (5)
- （１）エンハンスメントＶＤＭＯＳトランジスタ（１）
の電力要素と、デプリーション型ＭＯＳトランジスタ（
２）及びエンハンスメント型ラテラルＭＯＳトランジス
タ（３）を含む論理要素とに関連され、かつＮ／Ｎ＾＋
エピタキシャル基板（１０、１１）に、−論理トランジ
スタを形成している井戸（１２）に対応した領域を形成
する第１のＰ型ドーピング工程と、 −高いドーピング・レベルによりオーミック・コンタク
ト（１７、１８）を確立させる第２のＰ型ドーピング工
程と、 −前記デプリーション型ラテラルＭＯＳトランジスタの
チャネル領域（１３）を形成する第３のＮ型ドーピング
工程と、 −前記ＶＤＭＯＳトランジスタのチャネル領域に対応し
た領域（３０）を形成する第４のＰ型ドーピング工程と
、 −オーミック・コンタクト（３２〜３６）を確立させる
ための高いドーピング・レベルを得る第５のＮ型ドーピ
ング工程と、 −エッチングにより種々のメタライゼーション領域を形
成する単一のメタライゼーション工程とを含む技術処理
により実現され、 更に、前記エンハンスＶＤＭＯＳトランジスタ（１）と
共通のドレインを有するＮチャネル・デプリーシヨンＶ
ＤＭＯＳトランジスタ（６０）を含み、前記第３のドー
ピング工程によるＮ型チャネル領域（６２）、前記第１
ドーピング工程によるＰ井戸（６１）及び前記第５のド
ーピング工程によるＮ＾＋ソース領域（６４、６５）を
含む ことを特徴とする集積回路。 - （２）請求項１記載の集積回路において、更に、第４の
ドーピング工程によるＰ領域（７１）に形成され、かつ
第５のドーピング工程によるＮ＾＋領域（７２）を有す
るツェナー・ダイオード（７０）を備えていることを特
徴とする集積回路。 - （３）請求項２記載の集積回路において、 前記ツェナー・ダイオードのＰ領域は前記基板の前記Ｎ
型エピタキシャル層に形成されていることを特徴とする
集積回路。 - （４）請求項２記載の集積回路において、 前記ツェナー・ダイオードのＰ領域は前記第２のドーピ
ング工程によった領域に形成され、かつ前記デプリーシ
ョンＶＤＭＯＳトランジスタ用の井戸を形成するように
伸延している ことを特徴とする集積回路。 - （５）垂直エンハンスメントＭＯＳ（ＶＤＭＯＳ）トラ
ンジスタ型の電力要素（１）と、デプリーシヨン型ラテ
ラルＭＯＳトランジスタ（２）及びエンハンスメント型
ラテラルＭＯＳトランジスタ（３）の論理要素とに関連
させた集積回路において、更に、 前記エンハンスメントＶＤＭＯＳトランジスタと共通の
ドレインを有する前記デプリーションＶＤＭＯＳトラン
ジスタ（６０）及びツェナー・ダイオード（７０）の直
列接続による内部電圧基準を有し、前記ツェナー・ダイ
オードのカソードは前記デプリーションＶＤＭＯＳトラ
ンジスタのソースに接続され、そのアノードは前記基板
及び前記デプリーションＶＤＭＯＳトランジスタのゲー
トに接続されている ことを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR8909911 | 1989-07-17 | ||
| FR8909911A FR2649828B1 (fr) | 1989-07-17 | 1989-07-17 | Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0357267A true JPH0357267A (ja) | 1991-03-12 |
Family
ID=9384056
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2187330A Pending JPH0357267A (ja) | 1989-07-17 | 1990-07-17 | 垂直デプリーションｍｏｓトランジスタ及びツェナー・ダイオードを有するｖｄｍｏｓ／論理集積回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5045902A (ja) |
| EP (1) | EP0409746B1 (ja) |
| JP (1) | JPH0357267A (ja) |
| KR (1) | KR910003807A (ja) |
| DE (1) | DE69030791T2 (ja) |
| FR (1) | FR2649828B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223732A (en) * | 1991-05-28 | 1993-06-29 | Motorola, Inc. | Insulated gate semiconductor device with reduced based-to-source electrode short |
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| US5242841A (en) * | 1992-03-25 | 1993-09-07 | Texas Instruments Incorporated | Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate |
| FR2698486B1 (fr) * | 1992-11-24 | 1995-03-10 | Sgs Thomson Microelectronics | Structure de protection contre les surtensions directes pour composant semiconducteur vertical. |
| DE69325645T2 (de) * | 1993-04-21 | 1999-12-09 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integrierte Schutzschaltungsstruktur zum Schutz von logischen MOS-Leistungshalbleitenbauelementen von elektrostatischen Entladungen |
| JP3216743B2 (ja) * | 1993-04-22 | 2001-10-09 | 富士電機株式会社 | トランジスタ用保護ダイオード |
| EP0646964B1 (en) * | 1993-09-30 | 1999-12-15 | Consorzio per la Ricerca sulla Microelettronica nel Mezzogiorno | Integrated structure active clamp for the protection of power devices against overvoltages, and manufacturing process thereof |
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| FR2725307B1 (fr) * | 1994-09-30 | 1996-12-20 | Sgs Thomson Microelectronics | Composant semiconducteur d'alimentation, de recirculation et de demagnetisation d'une charge selfique |
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| EP0765025A3 (de) * | 1995-09-21 | 1998-12-30 | Siemens Aktiengesellschaft | Anlaufschaltung und Halbleiterkörper für eine solche Anlaufschaltung |
| US5629536A (en) * | 1995-11-21 | 1997-05-13 | Motorola, Inc. | High voltage current limiter and method for making |
| US5578841A (en) * | 1995-12-18 | 1996-11-26 | Motorola, Inc. | Vertical MOSFET device having frontside and backside contacts |
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| FR2751489B1 (fr) * | 1996-07-16 | 1998-10-16 | Sgs Thomson Microelectronics | Microdisjoncteur statique autoblocable |
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| DE19935100B4 (de) * | 1999-07-27 | 2004-10-28 | Infineon Technologies Ag | Halbbrückenkonfiguration |
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| DE102005046406B4 (de) * | 2005-09-28 | 2010-02-25 | Infineon Technologies Ag | Halbleiteranordnung mit einem elektrischen Verbraucher und einer Halbleitereinrichtung zur Steuerung der Stärke eines elektrischen Stroms |
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| CN104538395B (zh) * | 2015-01-08 | 2019-01-25 | 电子科技大学 | 一种功率vdmos器件二极管并联式esd防护机构 |
| CN104505390B (zh) * | 2015-01-08 | 2019-03-15 | 电子科技大学 | 集成式二极管链功率mos防静电保护结构 |
| CN111295763B (zh) * | 2017-11-13 | 2023-12-29 | 新电元工业株式会社 | 宽带隙半导体装置 |
| TWI688192B (zh) * | 2018-11-06 | 2020-03-11 | 新唐科技股份有限公司 | 控制電路及其包含之半導體結構 |
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| JPS5944862A (ja) * | 1982-09-07 | 1984-03-13 | Toshiba Corp | 半導体装置 |
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-
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