JPH0371773B2 - - Google Patents

Info

Publication number
JPH0371773B2
JPH0371773B2 JP57502603A JP50260382A JPH0371773B2 JP H0371773 B2 JPH0371773 B2 JP H0371773B2 JP 57502603 A JP57502603 A JP 57502603A JP 50260382 A JP50260382 A JP 50260382A JP H0371773 B2 JPH0371773 B2 JP H0371773B2
Authority
JP
Japan
Prior art keywords
region
transistor
mosfet
bipolar
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP57502603A
Other languages
English (en)
Other versions
JPS58501205A (ja
Inventor
Neisan Zonmaa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intersil Corp
Original Assignee
Intersil Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Family has litigation
First worldwide family litigation filed litigation Critical https://patents.darts-ip.com/?family=23103166&utm_source=google_patent&utm_medium=platform_link&utm_campaign=public_patent_search&patent=JPH0371773(B2) "Global patent litigation dataset” by Darts-ip is licensed under a Creative Commons Attribution 4.0 International License.
Application filed by Intersil Inc filed Critical Intersil Inc
Publication of JPS58501205A publication Critical patent/JPS58501205A/ja
Publication of JPH0371773B2 publication Critical patent/JPH0371773B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D10/00—Bipolar junction transistors [BJT]
    • H10D10/40—Vertical BJTs
    • H10D10/421—Vertical BJTs having both emitter-base and base-collector junctions ending at the same surface of the body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
    • H10D84/121—BJTs having built-in components
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/40—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00 with at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of IGFETs with BJTs
    • H10D84/401—Combinations of FETs or IGBTs with BJTs
    • H10D84/403—Combinations of FETs or IGBTs with BJTs and with one or more of diodes, resistors or capacitors
    • H10D84/406—Combinations of FETs or IGBTs with vertical BJTs and with one or more of diodes, resistors or capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)

Description

請求の範囲 １ モノリシツクに合併した電界効果トランジス
タとバイポーラ接合トランジスタを含む縦型パワ
ートランジスタ装置であつて、 ａ） 第１のコンタクト４８に電気的に結合さ
れ、コレクタ／ドレイン領域を形成する第１の
伝導型ｎの半導体基板２４、 ｂ） 第２のコンタクト３４に電気的に結合さ
れ、上記基板２４中に拡散された第２の伝導型
ｐのベース／ゲート領域２８ａ、 ｃ） 第３のコンタクト３６に電気的に結合さ
れ、上記ベース／ゲート領域２８ａ中に拡散さ
れた第１の伝導型のエミツタ／ソース領域３０
ａ、及び ｄ） 上記ベース／ゲート領域２８ａに絶縁３２
されて結合されたゲート電極４０からなる装置
において、 ｅ） 上記基板２４中に拡散され第４のコンタク
ト３８に電気的に結合された第２の伝導型のゲ
ート領域２８ｂと、 ｆ） 上記ゲート領域２８ｂ中に拡散され上記第
４のコンタクト３８に電気的に結合された第１
の伝導型のソース領域３０ｂをもち、 ｇ） 上記ゲート電極４０はまた上記ゲート領域
２８ｂに絶縁されて結合し、 ｈ） 上記第３のコンタクト３６及び上記第４の
コンタクト３８は相互に電気的に接続されて、
並列回路に配置された電界効果トランジスタ及
びバイポーラ接合トランジスタを形成し、 ｉ） これにより負荷２０に供給される電力のパ
ルス幅変調において、最初に信号が上記ゲート
電極４０に印加されて上記装置は電界効果トラ
ンジスタとして作用し、次に僅かな遅延の後に
信号が上記第２のコンタクト３４に印加されて
上記装置はバイポーラ接合トランジスタとして
作用することを特徴とする縦型パワートランジ
スタ装置。
２ 請求の範囲第１項の装置であつて、 上記基板２４は上記第１のコンタクト４８と接
触する高濃度にドープされた層２４と上記高濃度
にドープされた層の上にエピタキシヤルに形成さ
れた低濃度にドープされた層２６からなる縦型パ
ワートランジスタ装置。
３ 請求の範囲第１項又は第２項の装置であつ
て、 上記第１のコンタクト４８と反対側の表面は二
酸化シリコン層３２で覆われ、上記層３２は第
２，第３及び第４のコンタクトのそれぞれの位置
で除去されている縦型パワートランジスタ装置。
発明の背景 １ 発明の分野 本発明はトランジスタに関するものであり、更
に詳細にはモノリシツクなトランジスタ装置に関
するものである。
２ 従来技術の説明 回路設計者は、特定の応用に対して各種のトラ
ンジスタ技術のうちどれを適用するかの選択を行
う場合に、しばしば折衷的な決定を行わねばなら
ないことがある。例えば、スイツチング応用にお
いて、バイポーラ接合トランジスタ（以下バイポ
ーラトランジスタあるいはBJTと呼ぶ）は一般
的に金属−酸化物半導体電界効果トランジスタ
（MOSFET）よりも高速である。しかし、BJT
は電力用トランジスタスイツチング応用において
はMOSFETよりも低速である。MOSFETは
「オン」状態から「オフ」状態へ典型的には20ナ
ノ秒以内にスイツチすることができる。ところが
バイポーラトランジスタではこのスイツチングに
１マイクロ秒以上必要とする、というのは、電力
応用においては通常飽和状態へ十分深く駆動され
て用いられるからである。
バイポーラトランジスタの比較的遅いスイツチ
ングのために、それを用いた回路は高電圧間を高
周波数でスイツチされた場合より大きいスイツチ
ング損失をこうむることになる。それらスイツチ
ング損失は、トランジスタがそれの低電圧、大電
流の「オン」状態とそれの高電圧、低電流の「オ
フ」状態との間をスイツチする時に発生する。こ
の遷移間に、その装置を流れる電流もかなり大き
く、かつその装置にかかる電圧降下もかなり大き
いような、かなりの量の電力が消費される時間間
隔が有限長存在する。一般的に、装置が低速にな
るとそれだけスイツチング損失は大きくなる。
バイポーラトランジスタの付加的な欠点は、そ
れが誘導性負荷に接続された場合に明らかであ
る。バイポーラトランジスタは、それがターンオ
フを試みられた後で、いわゆる「逆バイアス第２
ブレークダウン」現象によりスイツチングに失敗
する（導通しつぱなしになる）ことがしばしばあ
る。トランジスタのベースがターンオフのために
逆バイアスされた時、誘導性負荷のために装置を
横切る電圧が突然上昇する。このターンオフ期間
の間装置内にはまだキヤリアがたくわえられてい
るため、すべての蓄積キヤリアがとりのぞかれる
まで数マイクロ秒の間電流が流れつづける。この
ように高電圧において電流導通が起こり、このた
め瞬間的な非常に大きい電力消費が行われる。こ
の逆バイアス第２ブレークダウンはアバランシエ
ブレークダウンの起こる電圧よりも低電圧で発生
することができる。
MOSFET装置もそれ自身に関する欠点を有し
ている。MOSFETは一般的に類似のチツプ寸法
を有するバイポーラトランジスタとくらべて変換
（トランス）コンダクタンスgmがかなり小さい。
すなわち、与えられた入力電圧の変化に対して、
バイポーラトランジスタではMOSFETよりもよ
り大きい出力電流の変化を得ることができる。一
例として、ほんの２ボルトのベース駆動電圧によ
つて代表的なバイポーラトランジスタを十分深い
飽和状態へ駆動することができるが、他方
MOSFETで同様の大電流を得るためには６ない
し８ボルトという入力電圧がしばしば必要とされ
る。更に一般的にMOSFETは類似のチツプ寸法
のバイポーラよりも大きい「導通状態抵抗」
（RON）を有している。この結果MOSFETは与
えられた電流値においてバイポーラトランジスタ
よりも一般的に大きい電力量を消費する。
このように、バイポーラ及びMOSFET装置
は、特に電力応用に関して、それぞれ特有な利
点、欠点を有していることがわかる。このため設
計者は例えばスイツチング速度といつた１つの特
性に対してトランジスタを選定することは、「導
通状態抵抗」や変換（トランジスタ）コンダクタ
ンス等の他の特性では不利になることを覚悟する
必要がある。
本発明の目的は、上述のような従来技術の限界
を実用的な点において取り除いた、モノリシツク
に組込まれた半導体装置を得ることである。
本発明の要約 本発明は、負荷の要求に依存して、バイポーラ
トランジスタとMOSFETのどちらにでも動作し
うる合併した半導体装置（merged
semiconductor device）を得ることによつて、
バイポーラかMOSFETかといつた選択をせまら
れた場合のジレンマを解消することができる。こ
のように、高速スイツチング速度が必要な場合に
は、装置のMOSFET部分がスイツチされ、高い
変換コンダクタンスと低いRONが必要な場合に
は、装置のバイポーラ部分がスイツチされる。こ
うして最も小さいスイツチング損失を選ばれるよ
うにスイツチングモードが選ばれる。
本発明によれば次の装置が提供される。
モノリシツクに合併した電界効果トランジスタ
とバイポーラ接合トランジスタを含む縦型パワー
トランジスタ装置であつて、 ａ） 第１のコンタクト４８に電気的に結合さ
れ、コレクタ／ドレイン領域を形成する第１の
伝導型ｎの半導体基板２４、 ｂ） 第２のコンタクト３４に電気的に結合さ
れ、上記基板２４中に拡散された第２の伝導型
ｐのベース／ゲート領域２８ａ、 ｃ） 第３のコンタクト３６に電気的に結合さ
れ、上記ベース／ゲート領域２８ａ中に拡散さ
れた第１の伝導型のエミツタ／ソース領域３０
ａ、及び ｄ） 上記ベース／ゲート領域２８ａに絶縁３２
されて結合されたゲート電極４０からなる装置
において、 ｅ） 上記基板２４中に拡散され第４のコンタク
ト３８に電気的に結合された第２の伝導型のゲ
ート領域２８ｂと、 ｆ） 上記ゲート領域２８ｂ中に拡散され上記第
４のコンタクト３８に電気的に結合された第１
の伝導型のソース領域３０ｂをもち、 ｇ） 上記ゲート電極４０はまた上記ゲート領域
２８ｂに絶縁されて結合し、 ｈ） 上記第３のコンタクト３６及び上記第４の
コンタクト３８は相互に電気的に接続されて、
並列回路に配置された電界効果トランジスタ及
びバイポーラ接合トランジスタを形成し、 ｉ） これにより負荷２０に供給される電力のパ
ルス幅変調において、最初に信号が上記ゲート
電極４０に印加されて上記装置は電界効果トラ
ンジスタとして作用し、次に僅かな遅延の後に
信号が上記第２のコンタクト３４に印加されて
上記装置はバイポーラ接合トランジスタとして
作用することを特徴とする縦型パワートランジ
スタ装置。
【図面の簡単な説明】
本発明の他の目的、特長は以下の図面を参照し
た説明においてより詳細に述べられる。
第１図は、本発明の好適実施例を採用した半導
体装置の断面図である。
第２図は、第１図の実施例の構成を回路要素と
して用いた回路図を示す。
第３図は、本発明とは異なる修正例の断面図で
ある。
第４図は、第３図の等価回路図である。
第５図は、本発明のとは異なる修正例の断面図
である。
第６図は、第５図の実施例の等価回路図であ
る。
図面の詳細な説明 第１図〜第６図に示した合併モノリシツク装置
１０に関して説明する。この装置１０の等価回路
が、４端子１２−１５を有するものとして、第２
図に示されている。電源１８が負荷２０を通して
端子１２へつながれ、装置１０は端子１４でアー
スされている。端子１３と１５を零ボルトに保つ
た場合には、装置には端子１２から端子１４へ無
視しうる程度の電流が流れるだけである。十分な
大きさの電圧信号（典型的には２ボルトあるいは
それ以上）が端子１５へ供給された場合には、装
置１０はスイツチとして機能し、端子１２から端
子１４へ電流が流れる。他方、十分な大きさ（典
型的には0.7ボルトあるいはそれ以上）の電圧
（もしくは電流）信号が端子１３に与えられると
装置１０はターンオンし電流が端子１２から端子
１４へ電流が流れる。以下の装置１０の詳細な説
明から明らかになるように、端子１５へ印加され
る「Ｇ」（ゲート用）信号は装置１０を
「MOSFETモード」に動作させ、装置は
MOSFETトランジスタ２１で表わされる
MOSFET装置の特性をもつて動作する。端子１
３へ与えられる「Ｂ」（ベース用）信号は装置を、
バイポーラトランジスタ（BJT）２３で表わさ
れる「バイポーラモード」で動作させる。従つ
て、この装置は、特定の応用に要求されるトラン
ジスタ特性に対応してMOSFETモードでもバイ
ポーラモードでもあるいは両モードでも動作する
ことができる。
シリコン中にモノリシツクに合併してつくられ
た、たて型電力MOSFETとバイポーラトランジ
スタの断面図が第１図に示されている。この図は
ｎチヤネルMOSFETとnpnBJTを示している。
同様に、もしｎ領域をｐ領域で置きかえれば、ｐ
チヤネルMOSFETとpnpBJTが得られる。装置
１０のMOSFETトランジスタ２１はドレイン２
２を有しており、それは特定の伝導型になる不純
物を高濃度にドープされたシリコン基板２４を含
んでいる。この実施例において、基板は「ドナ」
イオンでドープされており、従つて基板はｎ−型
となつており、すなわち多数キヤリアは負の電荷
をもつ電子である。更に詳細には、基板はn+、
すなわち高濃度ドープを示している。
ドレイン２２は基板２４の表面上に成長したエ
ピタキシヤル層２６を含んでいる。このエピタキ
シヤル層２６は基板と同じ伝導型に低濃度ドープ
されており、第１図にはn-で示されている。以
下で明らかなように、基板２４及びエピタキシヤ
ル層２６また装置１０のnpnバイポーラ接合トラ
ンジスタ２３（第２図）のコレクタを構成してお
り、従つてドレインとコレクタが合併されてい
る。（このことから、領域２２はドレイン２２と
も、コレクタ２２とも更にはドレイン／コレクタ
２２とも呼んで引用されることになる）。
MOSFETトランジスタ２１は更に２つのチヤ
ネル領域２８ａと２８ｂを有しており、それら２
つの領域はn-エピタキシヤル層２６中へ「アク
セプタ」イオンを拡散させて形成され、従つて領
域２８ａと２８ｂはｐ型領域となつている。ｐ型
領域では、多数キヤリアは正の電荷をもつ正孔で
ある。このことから、ｐ型領域はドレインの伝導
型と逆の伝導型となる。このｐ領域２８ａはまた
npnバイポーラトランジスタ２３のベース領域と
して機能し、従つてチヤネル領域とベース領域が
合併している。
n+領域３０ａがｐ領域２８ａ中へ拡散され、
第２のn+領域３０ｂがｐ領域２８ｂ中へ拡散さ
れる。この領域３０ａと３０ｂはドレインと同じ
伝導型であり、領域２８ａと２８ｂと逆の伝導型
である。領域３０ｂはMOSFETトランジスタ２
１のソース領域として機能し、領域３０ａは
MOSFET２１の別のソース領域及びバイポーラ
２３のエミツタ領域として機能する。このことか
ら装置１０のエミツタ領域とソース領域が合併し
ている。
領域２６，２８ａ，２８ｂ，３０ａ，３０ｂの
表面上に二酸化シリコン誘電体層３２が形成され
る。ｐ領域２８ａ上の二酸化シリコン層３２中に
窓が孔けられ、コネクタあるいは端子１３をｐ領
域２８ａへ電気的に接続するためのベースコンタ
クト３４を形成するためにアルミニウム層堆積が
行われる。同様に、層３２中の窓を通してソー
ス／エミツタコンタクト３６が形成され、「Ｓ／
Ｅ」コネクタ１４ａをソース／エミツタ領域３０
ａ電気的に接続し、更にソースコネクタ１４ｂを
第２ソース領域３０ｂへ電気的に接続するソース
コンタクト３８が形成される。
n+多結晶シリコンを含む板あるいは電極４０
が二酸化シリコン層３２上の、ｐ領域２８ａ，２
８ｂ上の表面４２ａ，４２ｂ上にとりつけられ
る。電極４０はn+ソース領域３０ａの表面４４
ａにも延びており、ゲート表面４２ａへつながつ
て第１のチヤネル領域を形成しているn-ドレイ
ン領域２６の表面４６をもおおつている。同様
に、電極４０は、n-ドレイン領域２６の表面４
６をおおつており、更にゲート表面４２ｂへつな
がつて第２のチヤネル領域を形成しているn+ソ
ース領域３０ｂの表面４４ｂをおおつている。
第１図からわかるように、電極４０は、層３２
によつて表面４４ａ，４４ｂ，４２ａ，４２ｂ，
４６上へ絶縁性結合を形成している。ゲート端子
１５は、電極４０上に成長もしくは／および堆積
させた第２の二酸化シリコン層５２中の窓を通し
て電極４０へつながれている。最後に、ドレイ
ン／コレクタ２２の「Ｄ／Ｃ」コネクタ１２がコ
ンタクト４８によつてn+基板２４へ電気的に接
続される。
第２図は、負荷２０を通して装置１０のドレイ
ン／コレクタ端子１２へつながれた電圧源１８を
示している。ここでソース／エミツタ端子１４が
アースされている。この構成において、装置１０
は２つの入力リード１３と１５を有するスイツチ
として機能し、これら２つの入力リードによつて
ターンオンすなわちスイツチ閉が行われる。２ボ
ルトあるいはそれ以上の入力電圧信号がゲート端
子１５へ印加されると、チヤネル領域２８ａとゲ
ート電極４０との間の二酸化シリコン層３２中に
電界を誘起する（第１図）。この電界はチヤネル
領域２８ｂ中で少数キヤリアの電子を表面領域４
２ａへ引きつけ、それによつてソース領域３０ａ
からチヤネルを通してドレイン領域２６へ電流が
流れる。このようにして、装置１０はｎチヤネル
MOSFETトランジスタとして機能する。
第１図に破線で示したような接続線５０によつ
て、第２のソースコネクタ１４ｂはソース／エミ
ツタコンタクト１４ａへつなぐことができる。電
子はまたチヤネル領域２８ｂの表面領域４２ｂへ
も引きつけられるので、ソース領域３０ｂとドレ
イン領域２６との間のｐ領域２８ｂのチヤネルに
も導通が発生する。このためMOSFET２１の電
流導通能力は２倍になる。
他方、ベース端子１３に0.7ボルトあるいはそ
れより大きい電圧信号が印加されると装置１０は
npnバイポーラ接合トランジスタ２３として機能
し、領域２８ａがベース領域、領域３０ａがエミ
ツタ、領域２２がコレクタを構成する。こうし
て、エミツタ３０ａが電子をベース２８ａへ注入
し、そこから電子は逆バイアスされたベース／コ
レクタ接合を横切つて掃き出されコレクタ２２へ
到達する。
本発明の２重モード能力を適用する一つの例を
示すために、以下の例を用いる。負荷２０へパル
ス幅変調電力供給を行う場合、装置１０の
MOSFET２１はまず適当な電圧をゲート１５へ
供給することによつてターンオンされる。最初に
MOSFETを駆動することにより、それの高速ス
イツチング能力が利用される。MOSFETがター
ンオンし、npnトランジスタ２３両端の電圧は大
きく減少する。バイポーラトランジスタはベース
１３へ適当な電圧あるいは電流を印加することに
よつてわずかな遅延の後にターンオンされる。こ
れによつてバイポーラトランジスタ２３の低い導
通損失と高い変換コンダクタンスが実現される。
この期間、装置１０はMOSFET２１とバイポー
ラトランジスタ２３の両方が機能している状態で
動作する。この時ほとんどの電流はバイポーラに
よつてうけもたれる。
第１図の装置を用いた場合導通損失は、同じチ
ツプ面積を有する電力用MOSFETのみとくらべ
て５分の１以下に減少することがわかつた。更
に、スイツチング損失はバイポーラトランジスタ
のみを用いる場合よりも減ずる。これは、バイポ
ーラ２３はMOSFET２１がターンオンした後で
なければターンオンしないために、バイポーラが
ターンオンする時にはその両端の電圧は小さくな
つているためである。同様に、バイポーラ２３が
まずスイツチオフし、短時間後にMOSFETがタ
ーンオフし、それによつても、スイツチング損失
はバイポーラトランジスタのみの場合よりも減少
する。更に、MOSFET２１がベースからたくわ
えられたキヤリアを除去するための付加的な手段
を提供するため、バイポーラ２３がバイポーラの
みの場合よりも高速にターンオフすることがわか
つた。このように、第１図の装置は、MOSFET
の高速スイツチング速度と、バイポーラトランジ
スタの大電流導通能力との両方を備えたスイツチ
を提供することができる。
本発明とは異なる修正構成が第３図と第４図に
示されている。この構成においては、MOSFET
の第２のソース端子１４ｂが接続線５４によつて
npnバイポーラトランジスタのベース端子１３へ
つながれている。第３図の構成の等価回路が第４
図に示されている。この装置は、第１段が第２段
のバイポーラトランジスタ２３につながれた
MOSFET５６である点を除いて、バイポーラダ
ーリントン接続トランジスタ対と似ている。
第３図を参照すると、第１段MOSFET５６は
第２のソース３０ｂ、ゲート領域２８ｂ、ドレイ
ン２２を含んでいる。第２段バイポーラは、エミ
ツタ３０ａ、ベース２８ａ、コレクタ２２を含ん
でいる（領域２２は第１段MOSFETと第２段バ
イポーラで共有されている）。
この構成で注意すべき点は、第２図に破線で示
した構成のように、２つのソース３０ａと３０ｂ
が互につながれていないため、装置１０中に第２
のMOSFETが機能的に構成される。それはソー
ス３０ａと、電極４０をMOSFET５６と共有す
るチヤネル領域２８ａ、ドレイン２２を含んでい
る。この第２のMOSFET５８はバイポーラ２３
と並列に動作するが、ほとんどの電流をバイポー
ラ２３が分担するために、第４図の等価回路中に
破線で示されている。
一般的にバイポーラトランジスタはMOSFET
よりも、より多くの電力をターンオン時に必要と
することが知られている。この問題をさけるため
に、第３図及び第４図に示された構成は装置１０
のMOSFET５６を用いて装置１０のバイポーラ
トランジスタ２３を駆動している。更に、第３
図、第４図に示されたような構成は、MOSFET
トランジスタのみの場合よりも高い変換コンダク
タンスを有することがわかつている。このように
この構成は、バイポーラトランジスタの電流処理
能力とMOSFETの駆動容易性とを結びあわせて
いる。
本発明とは異なる構成が第５図と第６図に示さ
れている。MOSFETの第２のソース端子１４ｂ
（第６図のＳ／Ｂに接続）を第５図に示す装置の
バイポーラトランジスタのベース端子１３へ接続
することに加えて、ソース／エミツタ端子１４ａ
は線６０によつてゲート端子１５へつながれてい
る。第５図の構成の等価回路が第６図に示されて
いる。この構成はツエナゲート保護MOSFETと
して機能する。ツエナダイオード６２は、第５図
に示す装置のnpnトランジスタ２３のベースｐ領
域２８ａとn+エミツタ領域３０ａとの間の接合
を含んでいる。第５図と第６図に示されたよう
に、カソード（あるいは領域３０ａ）は
MOSFET５６のゲートへつながれ、アノード
（あるいはｐ領域２８ａ）はMOSFET５６のソ
ースへつながれている。
ゲートの二酸化シリコン層は、ゲート端子１５
への過大電圧によつて損傷を受ける。開放状態ゲ
ート上への電荷の蓄積は、この誘電体を「パンチ
スルー」するのに十分大きい電界をもたらす。こ
のゲート保護MOSFETの通常の動作では、ツエ
ナダイオードは開放されており、この回路に対し
て何らの効果をもたない。しかし、もしゲートの
電圧が過大になると、このダイオードはブレーク
ダウンし、ゲート電位はツエナ電圧に等しい最大
電圧制限されることになる。
上述のことより明らかなように、本発明は、各
種の構成において、バイポーラ接合と電界効果ト
ランジスタ技術の両方の利点を利用でき、かつそ
れらの欠点を最小化できる装置を提供する。
もちろん、本発明の変形及びそれの各種実施例
は当業者には明らかであろう。従つて、本発明の
範囲は、ここに述べた特定の実施例とその構成例
によつて制限されるべきでなく、請求の範囲によ
つてのみ規定される。
本発明の各種の特徴は既出の請求の範囲に述べ
られている。
JP57502603A 1981-07-27 1982-07-20 モノリシツクに合併されたｆｅｔ及びバイポ−ラ接合トランジスタ Granted JPS58501205A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US287497 1981-07-27
US06/287,497 US4441117A (en) 1981-07-27 1981-07-27 Monolithically merged field effect transistor and bipolar junction transistor

Publications (2)

Publication Number Publication Date
JPS58501205A JPS58501205A (ja) 1983-07-21
JPH0371773B2 true JPH0371773B2 (ja) 1991-11-14

Family

ID=23103166

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57502603A Granted JPS58501205A (ja) 1981-07-27 1982-07-20 モノリシツクに合併されたｆｅｔ及びバイポ−ラ接合トランジスタ

Country Status (5)

Country Link
US (1) US4441117A (ja)
EP (1) EP0084558B1 (ja)
JP (1) JPS58501205A (ja)
DE (1) DE3279141D1 (ja)
WO (1) WO1983000407A1 (ja)

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4546370A (en) * 1979-02-15 1985-10-08 Texas Instruments Incorporated Monolithic integration of logic, control and high voltage interface circuitry
DE3224618A1 (de) * 1982-07-01 1984-01-05 Siemens AG, 1000 Berlin und 8000 München Igfet mit ladungstraegerinjektion
DE3224642A1 (de) * 1982-07-01 1984-01-05 Siemens AG, 1000 Berlin und 8000 München Igfet mit injektorzone
US5333282A (en) * 1982-09-29 1994-07-26 Hitachi, Ltd. Semiconductor integrated circuit device with at least one bipolar transistor arranged to provide a direct connection between a plurality of MOSFETs
EP0104657B1 (en) * 1982-09-29 1989-06-21 Hitachi, Ltd. Semiconductor integrated circuit device
DE3344428A1 (de) * 1983-12-08 1985-06-20 Siemens AG, 1000 Berlin und 8000 München Schaltungsanordnung mit einem fototransistor
US4783694A (en) * 1984-03-16 1988-11-08 Motorola Inc. Integrated bipolar-MOS semiconductor device with common collector and drain
GB2164790A (en) * 1984-09-19 1986-03-26 Philips Electronic Associated Merged bipolar and field effect transistors
JPS61180472A (ja) * 1985-02-05 1986-08-13 Mitsubishi Electric Corp 半導体装置
US4760431A (en) * 1985-09-30 1988-07-26 Kabushiki Kaisha Toshiba Gate turn-off thyristor with independent turn-on/off controlling transistors
US4714876A (en) * 1986-04-14 1987-12-22 Ncr Corporation Circuit for initiating test modes
GB2190539A (en) * 1986-05-16 1987-11-18 Philips Electronic Associated Semiconductor devices
IT1213411B (it) * 1986-12-17 1989-12-20 Sgs Microelettronica Spa Struttura mos di potenza con dispositivo di protezione contro le sovratensioni e processo per lasua fabbricazione.
IT1217323B (it) * 1987-12-22 1990-03-22 Sgs Microelettronica Spa Struttura integrata di transistor bipolare di potenza di alta tensione e di transistor mos di potenza di bassa tensione nella configurazione"emitter switching"e relativo processo di fabbricazione
USRE35642E (en) * 1987-12-22 1997-10-28 Sgs-Thomson Microelectronics, S.R.L. Integrated high-voltage bipolar power transistor and low voltage MOS power transistor structure in the emitter switching configuration and relative manufacturing process
US4967243A (en) * 1988-07-19 1990-10-30 General Electric Company Power transistor structure with high speed integral antiparallel Schottky diode
US4891746A (en) * 1988-12-05 1990-01-02 American Telephone And Telegraph Company, At&T Bell Laboratories Method of optimizing the efficiency of a high frequency zero voltage switching resonant power inverter for extended line and load range
JP2549726B2 (ja) * 1989-01-30 1996-10-30 株式会社東芝 半導体集積回路とその製造方法
JPH02312280A (ja) * 1989-05-26 1990-12-27 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタ
US4999518A (en) * 1989-12-08 1991-03-12 International Business Machines Corp. MOS switching circuit having gate enhanced lateral bipolar transistor
US5723988A (en) * 1993-10-20 1998-03-03 Texas Instruments Incorporated CMOS with parasitic bipolar transistor
US5843814A (en) * 1996-02-15 1998-12-01 Micron Technology, Inc. Method of forming BiCMOS circuitry
TW461080B (en) * 1999-04-26 2001-10-21 Sony Corp Semiconductor memory cell
US7291496B2 (en) 2003-05-22 2007-11-06 University Of Hawaii Ultrasensitive biochemical sensor
US20050205891A1 (en) * 2004-03-18 2005-09-22 Holm-Kennedy James W Distributed channel bipolar devices and architectures
EP2274830A1 (en) * 2008-03-27 2011-01-19 Agere Systems, Inc. High voltage tolerant input/output interface circuit

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3461360A (en) * 1965-06-30 1969-08-12 Ibm Semiconductor devices with cup-shaped regions
JPS5023792A (ja) * 1973-06-30 1975-03-14
JPS5268382A (en) * 1975-12-05 1977-06-07 Hitachi Ltd Semiconductor circuit unit
JPS52105783A (en) * 1976-03-03 1977-09-05 Hitachi Ltd Semicondcutor unit
JPS5325375A (en) * 1976-07-31 1978-03-09 Nippon Gakki Seizo Kk Semiconductor integrated circuit devi ce
FR2422258A1 (fr) * 1978-01-19 1979-11-02 Radiotechnique Compelec Dispositif semiconducteur monolithique a transistors de types mos et bipolaire
US4199774A (en) * 1978-09-18 1980-04-22 The Board Of Trustees Of The Leland Stanford Junior University Monolithic semiconductor switching device
FR2458950A1 (fr) * 1979-06-12 1981-01-02 Ibm France Dispositif de commutation et son application a une alimentation de puissance du type commute
US4344081A (en) * 1980-04-14 1982-08-10 Supertex, Inc. Combined DMOS and a vertical bipolar transistor device and fabrication method therefor
US4402003A (en) * 1981-01-12 1983-08-30 Supertex, Inc. Composite MOS/bipolar power device

Also Published As

Publication number Publication date
EP0084558A4 (en) 1984-10-11
EP0084558A1 (en) 1983-08-03
DE3279141D1 (en) 1988-11-24
JPS58501205A (ja) 1983-07-21
WO1983000407A1 (en) 1983-02-03
US4441117A (en) 1984-04-03
EP0084558B1 (en) 1988-10-19

Similar Documents

Publication Publication Date Title
JPH0371773B2 (ja)
US5068700A (en) Lateral conductivity modulated mosfet
USRE33209E (en) Monolithic semiconductor switching device
EP0144909B1 (en) Integrated power switching semiconductor devices including igt and mosfet structures
US6288424B1 (en) Semiconductor device having LDMOS transistors and a screening layer
US4994886A (en) Composite MOS transistor and application to a free-wheel diode
US6066863A (en) Lateral semiconductor arrangement for power IGS
KR0134093B1 (ko) Ldmos와 ligt를 구비한 반도체 디바이스
US5341004A (en) Semiconductor switching device with reduced switching loss
JPH0439770B2 (ja)
US5378903A (en) Semiconductor device with low on-voltage and large controllable turn-off current
US4881119A (en) Semiconductor devices
US5079607A (en) Mos type semiconductor device
US5608238A (en) Semiconductor device having two insulated gates and capable of thyristor function and method for operating the same
JPH07169868A (ja) 少なくとも１個のバイポーラ・パワーデバイスを有する回路パターン及びその作動方法
US5587595A (en) Lateral field-effect-controlled semiconductor device on insulating substrate
US5621229A (en) Semiconductor device and control method
JPH0680832B2 (ja) 半導体装置
JP3206395B2 (ja) 半導体装置
US5045909A (en) Power switching semiconductor device
NL8702671A (nl) Laterale hoogspanningstransistor.
US6369640B1 (en) Zero crossing control structure for a bidirectional switch with a stable threshold
JP2003158269A (ja) 絶縁ゲートバイポーラトランジスタ
JPH03148873A (ja) 横型伝導度変調ｍｏｓｆｅｔ
JP3163746B2 (ja) 半導体装置